闪存半导体结构、集成芯片、电子设备和制备方法技术

本申请实施例提供了一种闪存半导体结构、集成芯片、电子设备和制备方法，涉及半导体技术领域。该闪存半导体结构包括：在底部衬底层表面自下及上依次设置的包含多个闪存单元的闪存器件层、多个沿垂直方法叠放的功能器件层；其中，功能器件层中至少包含逻辑计算单元；闪存器件层还包括多个第一电连接结构，设置于闪存器件层，第一电连接结构的第一端与闪存单元电性连接；填充有导电物质的层间通孔，开设于闪存器件层，并延伸至功能器件层，层间通孔的第一端与第一电连接结构的第二端电性连接；第二电连接结构设置于功能器件层，第二电连接结构的第一端与层间通孔的第二端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层电性连接。的连接层电性连接。的连接层电性连接。

【技术实现步骤摘要】
闪存半导体结构、集成芯片、电子设备和制备方法


[0001]本申请涉及半导体
，具体地，涉及一种闪存半导体结构、集成芯片、电子设备和制备方法。

技术介绍

[0002]嵌入式闪存是一种常用于存储数据和程序代码的非易失性存储器，广泛应用于各种嵌入式系统中，如智能手机、平板电脑、数字相机、汽车信息娱乐系统等。NOR闪存(采用非易失闪存技术的小型的微处理器，通过flash来存储程序和数据)能够同时支持快速随机读取和顺序读取，适用于需要对存储程序代码和启动引导程序等进行频繁读取的应用。目前制备NOR闪存的工艺主要包括如下两种：
[0003]第一种，嵌入式存储器工艺，包括eFlash和eNVM两种，均是是在逻辑工艺平台基础上开发的特殊工艺，通过这种工艺生产出带有非挥发存储器模块的芯片。对于不同的eNVM工艺，需要增加不同层数的光罩，工艺成本相比于逻辑工艺有一定增加。
[0004]目前制备NOR闪存的工艺较为常见的包括65纳米、45纳米和32纳米，其中较为先进的为40纳米，40纳米的NOR闪存需要在COM器件上增加8到12或13个额外的掩模才能添加嵌入式闪存，在28nm，这一数字将变成9到18个，工艺复杂程度和成本急剧增加，目前工艺无法做到，因此，目前的NOR闪存停留在40纳米无法突破。
[0005]第二种，片外存储器工艺(简称SiP)，通过SiP方式把一颗NOR闪存芯片和逻辑芯片封装在一起，代码和数据存储在独立，将代码和数据外挂在NOR闪存芯片上。
[0006]不同芯片裸晶在封装过程中的对准精度较低，封装过程之中，裸晶可能会有位移，导致钻孔或脚位没对准,布线和互连间距受覆盖精度的影响被限制在几个微米。
[0007]因此，传统的闪存结构无法适应发展方向，急需真正的闪存半导体结构，是本领域技术人员急需要解决的技术问题。

技术实现思路

[0008]为了解决上述技术问题，本申请实施例中提供了一种闪存半导体结构、集成芯片、电子设备和制备方法。
[0009]本申请实施例的第一个方面，提供了一种闪存半导体结构，包括：
[0010]在底部衬底层表面自下及上依次设置的包含多个闪存单元的闪存器件层、多个沿垂直方法叠放的功能器件层；其中，功能器件层中至少包含逻辑计算单元；
[0011]多个第一电连接结构，设置于闪存器件层，第一电连接结构的第一端与闪存单元电性连接；
[0012]填充有导电物质的层间通孔，开设于闪存器件层，并延伸至功能器件层，层间通孔的第一端与第一电连接结构的第二端电性连接；
[0013]第二电连接结构，设置于功能器件层，第二电连接结构的第一端与层间通孔的第二端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层电性连接。
[0014]在本申请一个可选实施例中，闪存器件层包括：
[0015]第一绝缘层；
[0016]多个闪存单元，设置于第一绝缘层；
[0017]第一电连接结构，设置于第一绝缘层，第一电连接结构的第一端与闪存单元电性连接，第一电连接结构的第二端与层间通孔的第一端电性连接。
[0018]在本申请一个可选实施例中，第一绝缘层包含多层低介电常数绝缘层，第一电连接结构贯穿多层低介电常数绝缘层。
[0019]在本申请一个可选实施例中，第一电连接结构包括：相互交叠连接的第一钨通孔与第一金属互连线；其中，第一钨通孔沿闪存半导体结构垂直方向延伸，第一金属互连线沿闪存半导体结构水平方向延伸。
[0020]在本申请一个可选实施例中，功能器件层至少包括由下及上依次设置的：
[0021]薄硅层，设置于闪存器件层表面；
[0022]第二绝缘层，设置于薄硅层表面；
[0023]多个功能器件，设置于第二绝缘层；
[0024]第二电连接结构，设置于第二绝缘层，第二电连接结构的第一端与层间通孔的第二端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层电性连接。
[0025]在本申请一个可选实施例中，第二绝缘层为薄硅层的硅外延层。
[0026]在本申请一个可选实施例中，第二电连接结构包括：相互交叠连接的第二钨通孔与第二金属互连线；其中，第二钨通孔沿闪存半导体结构垂直方向延伸，第二金属互连线沿闪存半导体结构水平方向延伸。
[0027]在本申请一个可选实施例中，功能器件层还包括：
[0028]退火阻挡层，设置于层间通孔的内壁；
[0029]对应的，第二电连接结构贯穿第二绝缘层和退火阻挡层与连接层电性连接。
[0030]在本申请一个可选实施例中，还包括：
[0031]孤岛隔离层，设置于闪存器件层与功能器件层之间；和/或，各功能器件之间。
[0032]在本申请一个可选实施例中，层间通孔为TSV钨通孔或者TSV铜通孔。
[0033]在本申请一个可选实施例中，在形成功能器件层中采用低热预算闪光毫秒退火工艺，低热预算闪光毫秒退火工艺退火温度的取值范围为大于等于750℃小于等于1100℃；
[0034]层间通孔内填充的导电物质的熔点高于低热预算闪光毫秒退火工艺的退火温度；
[0035]本申请实施例的第二个方面，提供了一种集成芯片，其特征在于，包括：如上任一项的闪存半导体结构。
[0036]本申请实施例的第一个方面，提供了一种电子设备，包括：如上的集成芯片。
[0037]本申请实施例的第三个方面，提供了一种闪存半导体结构的制备方法，用于制备如上任一项的闪存半导体结构，方法包括：
[0038]在底部衬底层表面制备包含第一电连接结构与多个闪存单元的闪存器件层；其中，第一电连接结构的第一端与闪存单元电性连接；
[0039]在闪存器件层表面形成孤岛隔离层；
[0040]采用低热预算制造工艺制备至少包含第二电连接结构与逻辑计算单元的功能器件层，以及开设于闪存器件层，并延伸至功能器件层的填充有导电物质的层间通孔；其中，
层间通孔的第一端与第一电连接结构的第二端电性连接，层间通孔的第二端与第二电连接结构的第一端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层电性连接。
[0041]第一方面，本申请实施例提供的闪存半导体结构在底部衬底层表面自下及上依次设置的包含多个闪存单元的闪存器件层、多个沿垂直方法叠放的功能器件层，通过层间通孔、第一电连接结构和第二电连接结构实现在垂直方向上的连通，集成度更高；第二方面，在垂直方向上可通过相互堆叠的各功能器件层实现对功能器件的扩展，灵活性更高；第三方面，本申请实施例提供的闪存半导体结构的闪存器件层、功能器件层以及层间通孔、第一电连接结构和第二电连接结构均属于闪存结构的片内层级，可在制备中直接成型，避免了传统方式中需要和外挂芯片进行额外封装的过程，本申请实施例提供的闪存半导体结构的工艺精度更为简化，且产品更高；第四方面，本申请实施例提供的闪存半导体结构先在底层衬底上制备了闪存器件层，然后在此基础上继续制备相互叠放的各功能器件层，无需传本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种闪存半导体结构，其特征在于，包括：在底部衬底层表面自下及上依次设置的包含多个闪存单元的闪存器件层、多个沿垂直方法叠放的功能器件层；其中，功能器件层中至少包含逻辑计算单元；多个第一电连接结构，设置于闪存器件层，第一电连接结构的第一端与闪存单元电性连接；填充有导电物质的层间通孔，开设于闪存器件层，并延伸至功能器件层，层间通孔的第一端与第一电连接结构的第二端电性连接；第二电连接结构，设置于功能器件层，第二电连接结构的第一端与层间通孔的第二端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层电性连接。2.根据权利要求1的闪存半导体结构，其特征在于，闪存器件层包括：第一绝缘层；多个闪存单元，设置于第一绝缘层；第一电连接结构，设置于第一绝缘层，第一电连接结构的第一端与闪存单元电性连接，第一电连接结构的第二端与层间通孔的第一端电性连接。3.根据权利要求2的闪存半导体结构，其特征在于，第一绝缘层包含多层低介电常数绝缘层，第一电连接结构贯穿多层低介电常数绝缘层。4.根据权利要求2的闪存半导体结构，其特征在于，第一电连接结构包括：相互交叠连接的第一钨通孔与第一金属互连线；其中，第一钨通孔沿闪存半导体结构垂直方向延伸，第一金属互连线沿闪存半导体结构水平方向延伸。5.根据权利要求1的闪存半导体结构，其特征在于，功能器件层至少包括由下及上依次设置的：薄硅层，设置于闪存器件层表面；第二绝缘层，设置于薄硅层表面；多个功能器件，设置于第二绝缘层；第二电连接结构，设置于第二绝缘层，第二电连接结构的第一端与层间通孔的第二端电性连接，第二电连接结构的第二端与闪存半导体结构表面的连接层电性连接。6.根据权利要求5的闪存半导体结构，其特征在于，第二绝缘层为薄硅层的硅外延层。7.根据权利要求5的闪存半导体结构，其特征在于，第二电连接结构包括：相互交叠连接的第二钨通孔与第二金属互连线；其中，第二钨通孔沿闪存...

【专利技术属性】
技术研发人员：张耀辉，
申请(专利权)人：苏州华太电子技术股份有限公司，
类型：发明
国别省市：