一种数据输入／输出电路，包括：输出单元，用于响应于延迟锁相环中产生的内部时钟输出第一数据选通信号和第一数据；第一传输线单元，其具有时钟树结构，用于将内部时钟传输到输出单元；第二传输线单元，用于将来自延迟锁相环的内部时钟传输到第一传输线单元；占空比校正单元，其互连于第一传输线单元与第二传输线单元之间，用于校正内部时钟的占空比；数据选通信号输入单元，用于从半导体存储器设备的外部接收第二数据选通信号并产生内部数据选通信号；以及多个数据输入单元，用于响应于内部数据选通信号输出第二数据。
【技术实现步骤摘要】
本专利技术涉及半导体存储器设备的数据输入/输出电路，尤其涉及具有 改进的抖动特性的数据输A/输出电路。
技术介绍
同步半导体存储器设备与从外部设备提供的时钟同步。特别地，双数 据速率(DDR)同步半导体存储器设备与从外部设备输入的时钟的上升沿 和下降沿同步，从而在一个时钟循环中处理两位数据。DDR同步半导体 存储器设备包括用于数据输X/输出的准确定时的延迟锁相环(DLL)电路。在同步半导体存储器设备中准确地控制时钟的占空比非常重要。如果 不能准确地控制占空比，则数据可能由于缺少数据边限(data margin) 而失真。占空比是在一个时钟循环中高水平时期的持续时间与低水平时期的 持续时间的比。例如，50:50的占空比是指在一个时钟循环中，高水平 时期和低水平时期占用相同量的时间。图l是示出根据相关技术的数据输A/输出电路的图。如图l所示，传统的数据输"输出电路包括数据输出电路101、数 据输入电路103以及多个DQ垫105。数据输出电路IOI和数据输入电路103经由一个DQ垫双向地输出或 接收数据。即，在半导体存储器设备的读取^Mt的情况下，在数据输入电 路103没有正在经由DQ垫从外部设备接收数据时，数据输出电路101经 由该DQ塾将数据输出到外部设备。在半导体存储器设备的写入操作的情况下，在数据输出电路101没有正在经由DQ垫输出数据时，数据输入电 路103经由DQ垫接收数据。图2是示出图1的数据输出电路101的图。如图2所示，数据输出电路101包括第一传输线单元203、第二传输 线单元201、输出单元205和输出控制器217。第二传输线单元201将内部时钟RCLK_DLL和FCLK一DLL传输到 第一传输线单元203，所述内部时钟RCLK_DLL和FCLK_DLL由延迟 锁相环(图3中所示)基于外部时钟EXT一CLK产生，以校正;导*储器 设备的时钟偏斜。第二传输线单元201可以选择性地包括用于防止内部时 钟RCLK—DLL和FCLK_DLL失真的转发器219。第 一传输线单元203将内部时钟RCLK_DLL和FCLK_DLL传输到 输出单元205。输出单元205包括数据选i信号输出单元207，其用于 通过使用内部时钟RCLK—DLL和FCLK—DLL输出数据选通信号DQS; 以及多个数据输出单元209、 211、 213和215,其用于响应于内部时钟 RCLK—DLL和FCLK—DLL将内部数据DATA作为外部数据DQ进行输 出。第一传输线单元203具有用于4吏内部时钟RCLK一DLL和FCLK一DLL 之间的偏斜最小的时钟树结构，内部时钟RCLK一DLL和FCLK一DLL被 传输到数据输出单元209、 211、 213和215以及数据选通信号输出单元 207。连接到相应DQ垫的数据输出单元209、 211、 213和215中的每一个 在内部时钟RCLK_DLL和FCLK一DLL的上升沿锁存从半导M储器i殳 备的存储单元输出"内部数据，并4经锁存的内部数据输出到存储器控制 器。数据选通信号输出单元207将数据选通信号DQS输出到存储器控制 器。因为数据输出单元209、 211、 213和215以及数据选通信号输出单元 207基于内部时钟RCLK—DLL和FCLK—DLL输出外部lt据DQ和数据 选通信号DQS，所以外部k据DQ的相位与数据选通信号DQS的相位匹 配。存储器控制器基于从数据选通信号输出单元207输出的数据选通信 号DQS接收从数据输出单元209、 211、 213和215输出的外部数据DQ。输出控制器217响应于根据半导体存储器设备的操作模式的模式信 号MODE来控制输出单元205。例如，输出控制器217仅针对半导* 储器设备的写入操作使能第一和第二输出控制信号DQ—EN和DQS一EN，且数据输出单元209、 211、 213和215以及转发器219响应于第一和第二 输出控制信号DQ—EN和DQS—EN而使能，以便减少半导体存储器设备 的电力消耗。图3是示出图2的描述中所提及的延迟锁相环电路的图。延迟锁相环电路包括相位比较器301、延迟控制器303、复M型 化单元305和占空比校正器307。相位比较器301将外部时钟EXT一CLK的相位与从复^型化单元 305输出的反馈时钟FB一CLK的相位相比较，该反馈时钟FB_CLK是通 过模型化半导体存储器^L备的内部时钟延迟分量而产生的。i目位比较器 301将表示外部时钟EXT—CLK与反馈时钟FB_CLK之间的相位差的比 较信号CMP输出到延迟^制器303 。延迟控制器303使外部时钟EXT一CLK延迟多达第一延迟量 DD一1(图5中所示)，以Y更响应于比i^信号CMP ^吏外部时钟EXT_CLK与 反^时钟FB—CLK的相位彼此匹配。延迟控制器303将经延迟^时钟作 为内部时钟CLK_DD输出。占空比校正器307校正内部时钟CLK一DD 的占空比，并将^校正的内部时钟RCLK—DLL传输到复^型化单元 305。最后，因为在反馈时钟FB一CLK中反映出延迟控制器303的延迟和 复g型化单元305的延迟，所以从复4^型化单元305输出的反馈时钟 FB—CLK与外部时钟EXT—CLK在相位上匹配。在本文中，具有由延迟 控;J器303反映的延迟的内、时钟CLK一DD变得在延迟上处于锁定状态，占空比校正器307包括校正器309和传感器311。传感器311感测从 校正器309输出的内部时钟RCLK—DLL和FCLK—DLL的占空比，并产 生表示内部时钟RCLK一DLL和FCLK—DLL的占空比的感测信号DCC 和DCCB。校正器309 "^应于感测信号DCC和DCCB校正M迟控制器 303输出的内部时钟CLK—DD的占空比，并输出正内部时钟RCLK—DLL 和负内部时钟FCLK—DLL,该正内部时钟RCLK一DLL和该负内^时钟 FCLK一DLL具有相i[相位和经校正的占空比。图4是示出图1的数据输入电路103的图.参考图4，数据输入电路103包括数据选通信号输入单元401、多个 数据输入单元403和405以及输入控制器407。数据选通信号输入单元401从存储器控制器接收数据选通信号DQS,并将内部数据选通信号DQS一IN和DQSB_IN输出到数据输入单元403和 405。正内部数据选通信号DQSJN的相位相反于负内部数据选通信号 DQSB一IN的相位。数据输入单元403锁存来自存储器控制器的外部数据 DQ，异在内部数据选通信号DQS—IN和DQSB—IN的上升沿处输出内部 数据DATA。与图2的输出控制器217相同，输入控制器407响应于才艮据半导体存 储器设备的操作模式的模式信号MODE来控制数据选通信号输入单元 401和数据输入单元403和405。例如，输入控制器407仅针对半导* 储器设备的读取操作而使能第一输入控制信号DQ一EN和第二输入控制 信号DQS_EN，且数据输入单元403和405以及4^据选通信号输入单元 401响应于第 一输入控制信号DQ一EN和第二输入控制信号DQS一EN而被 使能，以便减少半导体存储器设i的电力消耗。图5是示出图2的数据输出电路101的数据输出操作的时序图。延迟锁相环通过使外部时钟EXT一本文档来自技高网...
【技术保护点】
一种数据输出电路，包括： 输出单元，用于响应于延迟锁相环中产生的内部时钟输出数据选通信号和数据； 第一传输线单元，其具有时钟树结构，用于将内部时钟传输到输出单元； 第二传输线单元，用于将来自延迟锁相环的内部时钟传输到第一传输线单元；以 及 占空比校正单元，其互连于第一传输线单元与第二传输线单元之间，用于校正内部时钟的占空比。
【技术特征摘要】
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【专利技术属性】
技术研发人员：崔勋，郑镇一，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]
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