输出电路及多输出电路制造技术

本发明专利技术公开了一种输出电路及多输出电路。该输出电路包括：高侧晶体管１３、低侧晶体管１４、栅极保护电路１０、电平位移电路８以及预驱动电路７。电平位移电路８在使高侧晶体管１３截止后经过规定时间以后，再使从输出端４流向电平位移电路８的电流路径成为断路状态。因此，本发明专利技术能够提供一种切断负载电流从输出端通过齐纳二极管流向电平位移电路的路径，使输出端完全地成为高阻抗的输出电路。

【技术实现步骤摘要】

本专利技术涉及一种输出电路及多输出电路。特別涉及用以驱动等离子显 示器等电容性负载的多沟道电容负载驱动电路。
技术介绍
附图说明图15示出了现有技术所涉及的多沟道电容负载驱动电路中包括高耐 压驱动器的输出电路的电路结构例。图15所示的输出电路，包括高耐压驱动器26以及预驱动电路7。高 耐压驱动器26又具有高耐压输出电路9与电平位移电路8。构成高耐压驱动器26的高耐压输出电路9包括半挢电路34与栅极保 护电路10，该半桥电路34由高侧晶体管13和低侧晶体管14构成。栅极 保护电路10，由齐纳二极管11与电阻12构成且用来保护高侧晶体管13 的栅极。而且，构成高耐压驱动器26的电平位移电路8驱动高侧晶体管 13。预驱动电路7由反相器31与"或非"电路35构成，驱动电平位移电 路8及^/f则晶体管14。补充说明一下，高耐压输出电路9的输出端4连 接在高侧晶体管13与低侧晶体管14的共同连接端上。基准电源端1是基 准电位端，低压电源端2是5V左右的低压电源端，高压电源端3是100V 以上的高压电源端，来自未图示的低耐压控制部的输入信号输入控制输入 端5及6。接着，对具有以上结构的现有技术所涉及的多沟道电容负载驱动电路 中的包括高耐压驱动器26的输出电路的工作情况进行说明。图16是用以说明现有技术所涉及的多沟道电容负载驱动电路中的包 括高耐压驱动器26的输出电路的工作情况的时序图。图16中示出了以下信号与波形，即，从低耐压控制部输入到控制信号输入端5与6的输入信号IN与HIZ，根据输入信号IN3与HIZ驱动 电平位移电路8的预驱动电路7的输出信号IN1及IN2，根据输入信号 IN与HIZ驱动低侧晶体管14的预驱动电路7的输出信号IN，根据预驱 动电路7的输出信号IN1及IN2驱动高侧晶体管13的电平位移电路8的 输出信号IN4,构成电平位移电路8的厚膜栅极P型MOS晶体管16的 栅极驱动信号P2G，接收电平位移电路8的输出信号IN4根据栅极保护 电路10决定的高侧晶体管13的栅极一源极间电压GH,以及根据预驱动 电路7的输出信号IN3输出的高耐压输出电路9的输出端4的电压波形 OUT。这里，对GND电平的信号输入控制输入端6，输入信号HIZ成为低 电平(GND)的情况进行说明。首先，若GND电平的信号输入到输入端5，输入信号IN成为低电平(GND)，则输出信号IN1成为低电平(GND)，输出信号IN2成为高电 平(VDD)，栅极驱动信号P2G成为低电平(GND),输出信号IN4成为 高电平(VDDH)。因此，栅极一源极间电压GH在齐纳二极管ll的作用 下成为OUT+Vz (击穿电压)，在高侧晶体管13的阈值电压Vth (Tl) 以上。于是，高侧晶体管13导通。而且，因为输出信号IN3成为低电平(GND)，使低侧晶体管14截止，所以输出电压波形OUT成为高电平(VDDH)。接着，若VDD电平的信号输入到输入端5，输入信号IN成为高电 平(VDD)，则输出信号IN1成为高电平(VDD),输出信号IN2成为低 电平(GND)，栅极驱动信号P2G成为高电平(VDDH)，输出信号IN4 成为低电平(GND)。因此，齐纳二极管11被正向偏压，栅极—源极间电 压GH成为OUT—VFD (齐纳正向电压)，在高侧晶体管13的阈值电压 Vth (Tl)以下。于是，高侧晶体管13截止。而且，因为输出信号IN3 成为高电平(VDD)，使低侧晶体管14导通，所以输出电压波形OUT成 为低电平(GND)。另一方面，对VDD电平的信号被输入输入端6的情况进行说明。 在该情况下，不管是GND电平的信号输入到输入端5,还是VDD电 平的信号输入到输入端5，输出信号IN1都成为高电平(VDD),输出信号IN2也都成为低电平(GND),栅极驱动信号P2G成为高电平(VDDH)， 构成电平位移电路8的薄膜栅极N型MOS晶体管18导通。此时，构成 栅极保护电路10的齐纳二极管11被正向偏压，栅极—源极间电压GH成 为OUT—VFD (齐纳正向电压)，在高侧晶体管13的阈值电压Vth (Tl) 以下。高侧晶体管13因此便截止。而且，输出信号IN3也成为低电平 (GND)，低侧晶体管14截止，但因为薄膜栅极N型MOS晶体管18导 通，所以负载电流会从输出端4经过齐纳二极管11流入。结果是，输出 电压波形OUT不久即成为低电平(GND)。《专利文献1》日本公开特许公报特开2005 — 20142号公报(图4)
技术实现思路
—专利技术要解决的问题一但是，在上述现有技术所涉及的多沟道电容负载驱动电路中的高耐压 驱动器26中，因为会由构成电平位移电路8的薄膜栅极N型MOS晶体 管18与齐纳二极管11而产生负载电流路径，所以不能使输出端4完全地 成为高阻抗，这就是问题。因为通常是让数百pF以上的电容负载在小尺寸的薄膜栅极N型MOS 晶体管18长时间地放电，所以该晶体管自我发热等而损坏，这就是问题。 在该情况下，也能够增大晶体管的尺寸来防止晶体管损坏，但这样做必然 会出现芯片面积增大的问题。本专利技术正是为解决上述问题而研究开发出来的，其目的在于提供一 种输出电路及多输出电路，该输出电路与多输出电路具有能够切断负载电 流》人输出端通过齐纳二极管流向电平位移电路的路径，使输出端完全地成 为高阻抗的结构。一用以解决技术问题的技术方案一为达成上述目的，本专利技术的第一个实施例所涉及的输出电路，其包括 高侧晶体管、低侧晶体管、保护高侧晶体管的栅极电压的栅极保护电路、 经由栅极保护电路驱动高侧晶体管的电平位移电路以及驱动电平位移电路 与低侧晶体管的预驱动电路，该输出电路以高侧晶体管与低侧晶体管&连 接点作输出端。电平位移电路，在从使高侧晶体管截止开始算起又经过了规定时间以后，使从输出端流向电平位移电路的电流路径成为断路状态。在本专利技术第一个实施例所涉及的输出电路中，电平位移电路，通过在 使高侧晶体管截止后成为高阻抗状态来使电流路成为断路状态。在本专利技术第一个实施例所涉及的输出电路中，还包括延迟器，该延迟 器由利用相互串联的多个反相器构成且使规定时间经过。在本专利技术第一个实施例所涉及的输出电路中，规定时间比到高侧晶体 管确实成为截止状态为止的时间长。在本专利技术第一个实施例所涉及的输出电路中，延迟器，不使规定时间 经过，便将电流路径的断路状态解除。包括多个本专利技术第 一个实施例所涉及的输出电路的第 一 多输出电路，还包括使输出电路的各个输出依序输出的移位寄存器和一个以上的延迟器，该延迟器由利用相互串联的多个反相器构成，且使对应于电平位移电 路中的每一个电平位移电路的规定时间经过。本专利技术的第二个实施例所涉及的一种输出电路，其包括高侧晶体管、 并联在高侧晶体管上的高侧再生二极管、低侧晶体管、并联在低侧晶体管 上的低侧再生二极管、保护高側晶体管的栅极电压的栅极保护电路、经由 栅极保护电路驱动高側晶体管的电平位移电路以及驱动电平位移电路与低 侧晶体管的预驱动电路，该输出电路以高侧晶体管与低侧晶体管的连接点 作输出端。电平位移电路，在从使高侧晶体管截止开始算起又经过了规定 时间以后，使从输出端流向电平位移电路的电流路径成为断路状态。在本专利技术第二个实施例所涉及的输出电路中，电平位移电路，通过在 使本文档来自技高网...

【技术保护点】
一种输出电路，其包括：高侧晶体管、低侧晶体管、保护所述高侧晶体管的栅极电压的栅极保护电路、经由所述栅极保护电路驱动所述高侧晶体管的电平位移电路以及驱动所述电平位移电路与所述低侧晶体管的预驱动电路，该输出电路以所述高侧晶体管与所述低侧晶体管的连接点作输出端，其特征在于：所述电平位移电路，在从使所述高侧晶体管截止开始算起又经过了规定时间以后，使从所述输出端流向所述电平位移电路的电流路径成为断路状态。

【技术特征摘要】
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【专利技术属性】
技术研发人员：中村惠美，松永弘树，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]