ＤＤＲ接口中的ＦＰＧＡ设备的读、写操作方法及设备技术

本发明专利技术公开了ＤＤＲ接口中的ＦＰＧＡ设备的写操作方法，包括：ＦＰＧＡ设备接收ＤＤＲ控制器的信息发送端口的时钟信号；接收到来自ＤＤＲ控制器的写操作命令后，根据ＤＤＲ控制器的信息发送端口的时钟信号将来自ＤＤＲ控制器的外部输入地址转换为ＦＰＧＡ设备内部存储地址；将承载ＤＤＲ控制器发送的外部输入数据的ＤＱ和ＤＱＳ的相位进行调整，调整后的ＤＱＳ信号相位与ＤＱ信号相位相差１／４周期；根据ＤＤＲ控制器的信息发送端口的时钟信号，从ＤＱ信号和ＤＱＳ信号中进行数据采样，得到所述外部输入数据，并按照所述内部存储地址进行存储。通过本发明专利技术，提出了一种新的ＤＤＲ系统。本发明专利技术还公开了ＦＰＧＡ设备的读操作方法和ＦＰＧＡ设备。

【技术实现步骤摘要】

本专利技术涉及通信领域，尤其涉及一种应用在DDR接口中的现场可编程门阵列的 读、写操作方法及现场可编程门阵列设备。
技术介绍
双倍数据速率(Double Data Rate, DDR)系统通常包括一个DDR控制器(DDR controller)和一个DDR存储器(DDR memory), DDR控制器根据DDR规范中定义的时序，向 DDR存储器发出初始化、读、写操作等命令，DDR存储器根据DDR规范的定义正确地响应接收 到的命令，接收或者发送DDR控制器命令的数据。现有的由DDR控制器与DDR memory组成的DDR系统结构单一，无法满足系统多样 性的要求。
技术实现思路
本专利技术实施例提供一种DDR接口中的FPGA的读、写操作方法及FPGA设备，提出了 一种由DDR控制器和FPGA组成的新的DDR系统。一种双倍数据速率DDR接口中的现场可编程门阵列FPGA设备的写操作方法，所述 写操作方法包括以下步骤FPGA设备接收来自DDR接口中的DDR控制器的信息发送端口的时钟信号；FPGA设备接收到来自DDR控制器的写操作命令后，根据DDR控制器的信息发送端 口的时钟信号将来自DDR控制器的外部输入地址转换为FPGA设备内部存储地址；FPGA设备将承载DDR控制器发送的外部输入数据的DDR的数据信号DQ和DDR的 数据闸门信号DQS的相位进行调整，调整后的DQS信号相位与DQ信号相位相差1/4周期；FPGA设备根据DDR控制器的信息发送端口的时钟信号，从相位关系调整后的DQ信 号和DQS信号中进行数据采样，得到所述外部输入数据，并按照所述内部存储地址进行存 储。一种DDR接口中的FPGA设备的读操作方法，所述读操作方法包括以下步骤FPGA设备接收DDR控制器的信息发送端口的时钟信号；FPGA设备将DDR控制器的信息发送端口的时钟信号调整为DDR控制器信息接收端 口的时钟信号；FPGA设备接收到来自DDR控制器的读操作命令后，根据DDR控制器的信息发送端 口的时钟信号将来自DDR控制器的外部输出地址转换为FPGA设备内部存储地址；FPGA设备根据DDR控制器的信息接收端口的时钟信号将所述内部存储地址对应 的数据输出给DDR控制器。一种DDR接口中的FPGA设备，所述FPGA设备包括锁相环模块、地址转换模块、数 据接收模块和数据存储模块，其中锁相环模块，用于接收DDR控制器的信息发送端口的时钟信号，并将接收到的所述时钟信号作为地址转换模块、数据接收模块和数据存储模块的时钟信号；地址转换模块，用于在接收到来自DDR控制器的写操作命令后，根据DDR控制器的 信息发送端口的时钟信号，将来自DDR控制器的外部输入地址转换为FPGA设备内部存储地 址；数据接收模块，用于将承载DDR控制器发送的外部输入数据的DDR的数据信号DQ 和DDR的数据闸门信号DQS的相位进行调整，调整后的DQS信号相位与DQ信号相位相差 1/4周期，根据DDR控制器的信息发送端口的时钟信号，从相位关系调整后的DQ信号和DQS 信号中进行数据采样，得到外部输入数据；数据存储模块，用于按照所述内部存储地址和DDR控制器的信息发送端口的时钟 信号，将得到的外部输入数据进行存储。一种DDR接口中的FPGA设备，所述FPGA设备包括第一锁相环模块、第二锁相环模 块、地址转换模块和数据输出模块，其中第一锁相环模块，用于接收DDR控制器的信息发送端口的时钟信号，并将接收到 的所述时钟信号作为地址转换模块的时钟信号；第二锁相环模块，用于将接收到的DDR控制器的信息发送端口的时钟信号调整为 DDR控制器信息接收端口的时钟信号，并将调整后的时钟信号作为数据输出模块的时钟信 号；地址转换模块，用于在接收到来自DDR控制器的读操作命令后，根据DDR控制器的 信息发送端口的时钟信号，将来自DDR控制器的外部输出地址转换为FPGA设备内部存储地 址；数据输出模块，用于根据DDR控制器信息接收端口的时钟信号，将FPGA设备中的 数据存储模块中存储的所述内部存储地址对应的数据输出给DDR控制器。一种DDR接口中的FPGA设备，所述FPGA设备包括第一锁相环模块、第二锁相环模 块、命令译码模块、地址转换模块、数据接收模块、数据输出模块和数据存储模块，其中第一锁相环模块，用于接收DDR控制器的信息发送端口的时钟信号，并将所述DDR 控制器的信息发送端口的时钟信号作为命令译码模块、地址转换模块和数据接收模块的时 钟信号；第二锁相环模块，用于将接收到的DDR控制器的信息发送端口的时钟信号调整为 DDR控制器信息接收端口的时钟信号，并将得到的DDR控制器信息接收端口的时钟信号作 为数据输出模块的时钟信号；命令译码模块，用于根据DDR控制器的信息发送端口的时钟信号，对来自DDR控制 器的操作命令进行译码，若操作命令是写操作命令，则触发数据接收模块；若操作命令是读 操作命令，则触发数据输出模块；地址转换模块，用于根据DDR控制器的信息发送端口的时钟信号，将来自DDR控制 器的外部地址转换为FPGA设备内部存储地址；数据接收模块，用于根据DDR控制器的信息发送端口的时钟信号，接收来自DDR控 制器的外部输入数据，并按照所述内部存储地址，将所述外部输入数据存储到数据存储模 块；数据输出模块，用于根据DDR控制器信息接收端口的时钟信号，将FPGA设备中的数据存储模块中的所述内部存储地址对应的数据输出给DDR控制器；数据存储模块，用于存储数据。本专利技术实施例通过将FPGA设备作为DDR系统中的DDR memory 一侧，FPGA根据DDR 控制器的读写操作命令，对数据进行相应操作的方案，提出了一种由DDR控制器与FPGA组 成的新的DDR系统，同时使DDR系统可以充分利用FPGA的数据处理能力来提高自身的数据 处理能力。附图说明图1为本专利技术实施例一中DDR接口中的FPGA设备的写操作的执行步骤示意图；图2为本专利技术实施例二中DDR接口中的FPGA设备的读操作的执行步骤示意图；图3为本专利技术实施例三中能够在DDR接口中实现写操作的FPGA设备结构示意图；图4 (a)为本专利技术实施例四中能够在DDR接口中实现读操作的FPGA设备结构示意 图；图4(b)为本专利技术实施例四中第二锁相环模块的结构示意图；图4(c)为本专利技术实施例四中第二锁相环模块的结构示意图；图5为本专利技术实施例四中第二锁相环模块的结构示意图；图6为本专利技术实施例五中可同时在DDR接口中实现读、写操作的FPGA设备结构示 意图。具体实施例方式为了满足DDR系统多样性的要求，本专利技术提出了扩展现场可编程门阵列(Field Programmable Gate Array, FPGA)设备的功能，使其与DDR存储器配合组成DDR系统，进一 步地，根据FPGA对数据的强大处理能力，提高DDR系统的综合能力。下面结合说明书附图对本专利技术实施例进行详细描述。在由DDR控制器和FPGA设备组成的DDR系统中，DDR控制器与FPGA设备间可以 通过DDR规范定义的信号线进行通信，FPGA设备对数据的操作包括对数据的写入操作和读 出操作，下面分别对FPGA设备的读、写操作方法进行描述。如图1所示，为本专利技术实施例一 DDR接口中的FPGA设备的写操作的执行步骤示意 图，所述本文档来自技高网...

【技术保护点】
一种双倍数据速率ＤＤＲ接口中的现场可编程门阵列ＦＰＧＡ设备的写操作方法，其特征在于，所述写操作方法包括以下步骤：ＦＰＧＡ设备接收来自ＤＤＲ接口中的ＤＤＲ控制器的信息发送端口的时钟信号；ＦＰＧＡ设备接收到来自ＤＤＲ控制器的写操作命令后，根据ＤＤＲ控制器的信息发送端口的时钟信号将来自ＤＤＲ控制器的外部输入地址转换为ＦＰＧＡ设备内部存储地址；ＦＰＧＡ设备将承载ＤＤＲ控制器发送的外部输入数据的ＤＤＲ的数据信号ＤＱ和ＤＤＲ的数据闸门信号ＤＱＳ的相位进行调整，调整后的ＤＱＳ信号相位与ＤＱ信号相位相差１／４周期；ＦＰＧＡ设备根据ＤＤＲ控制器的信息发送端口的时钟信号，从相位关系调整后的ＤＱ信号和ＤＱＳ信号中进行数据采样，得到所述外部输入数据，并按照所述内部存储地址进行存储。

【技术特征摘要】

【专利技术属性】
技术研发人员：和宏海，王红霞，刘雁行，陈威，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]