提高SRAM读取稳定性的存储单元电路制造技术

本申请提供一种提高SRAM读取稳定性的存储单元电路，包括4个PMOS晶体管M1、M2、M5、M6和6个NMOS晶体管M3、M4、M7、M8、M9、M10，其中，M1、M2作为选通管。通过本申请，可以避免读字线和写字线同时打开时可能引发的读取错误的问题，提高数据读取的稳定性。提高数据读取的稳定性。提高数据读取的稳定性。

【技术实现步骤摘要】
提高SRAM读取稳定性的存储单元电路


[0001]本申请涉及一种SRAM存储单元，属于电路设计领域，具体涉及一种提高SRAM读取稳定性的存储单元电路。

技术介绍

[0002]SRAM(Static RAM，静态随机存取存储器)是一种具有静止存取功能的存储器，不需要刷新电路既能保存它内部存储的数据，在各个芯片系统中具有重要的作用，对于一个SRAM存储单元来说，它的稳定性至关重要。
[0003]随着工艺的发展和工作电压的不断下降，SRAM的稳定性成为电路设计中越来越重要的一个考量因素。最常用的6T
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SRAM在读取数据时状态不够稳定，会出现存储数据反转的情况。在先进工艺节点，主流代工厂已经在标准库中提供8T
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SRAM、3P10T
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SRAM给客户使用。
[0004]3P10T
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SRAM兼具2P8T
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SRAM的稳定性及DP8T
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SRAM读取速度快的特点，在高性能电路中越来越多地被使用。目前，常见的8T
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SRAM、3P10T
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SRAM都是用NMOS作为选通管(PG)，这类结构比传统的6T
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SRAM稳定性提高很多，但仍然有可能出现半选择错误的问题。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本申请的目的在于提供一种提高SRAM读取稳定性的存储单元电路，用于解决现有技术中SRAM存储单元电路在读字线(Read Word Line)和写字线(Write Word Line)同时打开时可能出现的读取错误的问题。
[0006]为实现上述目的及其它相关目的，本申请提供一种提高SRAM读取稳定性的存储单元电路，包括4个PMOS晶体管M1、M2、M5、M6和6个NMOS晶体管M3、M4、M7、M8、M9、M10，其中：
[0007]M5、M6的源极连接存储单元工作电源，M5、M6的漏极分别连接M3、M4的漏极；
[0008]M5的栅极连接M3的栅极形成第一存储节点N1，M6的栅极连接M4的栅极形成第二存储节点N2；
[0009]M3、M4的源极连接地线；
[0010]M1的源极连接信号BL_W，漏极连接第一存储节点N1，栅极连接信号WL_W；
[0011]M2的源极连接信号BLB_W，漏极连接第二存储节点N2，栅极连接信号WL_W；
[0012]M7的源极连接地线，栅极连接第一存储节点N1，漏极连接M8的源极；
[0013]M8的漏极连接信号BL_R1，栅极连接信号WL_R1；
[0014]M9的源极连接地线，栅极连接第二存储节点N2，漏极连接M10的源极；
[0015]M10的漏极连接信号BL_R2，栅极连接信号WL_R2；
[0016]基于上述电路结构，该存储单元电路的读操作部分由PMOS晶体管M1、M2构成。
[0017]优选的，数据读取时，BL_R1、WL_R1预置高电位，BL_W、BLB_W预置低电位。
[0018]优选的，数据读取时，若N1点电位为0，N2点电位为1，则WL_W处于低电位开启，M7打开，BL_R1电位下降，读取存储数据为0。
[0019]优选的，数据读取时，若N1点电位为1，N2点电位为0，则M7关闭，BL_R1电位不变，读
取存储数据为1。
[0020]优选的，M5和M3组成第一反相器，M6和M4组成第二反相器，第一反相器与第二反相器交叉耦接形成锁存电路。
[0021]如上所述，本申请提供的提高SRAM读取稳定性的存储单元电路，具有以下有益效果：可以避免读字线和写字线同时打开时可能引发的读取错误的问题，提高数据读取的稳定性。
附图说明
[0022]为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。
[0023]图1显示为现有技术提供的SRAM存储单元电路的示意图；
[0024]图2显示为本申请实施例提供的提高SRAM读取稳定性的存储单元电路的示意图。
具体实施方式
[0025]以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其它优点与功效。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0026]下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
[0027]在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0028]在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
[0029]此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
[0030]如图1所示，现有的SRAM存储单元电路包括2个PMOS晶体管M5、M6，8个NMOS晶体管M1、M2、M3、M4、M7、M8、M9、M10。具体而言，M5、M6的源极连接存储单元工作电源，M5、M6的漏极分别连接M3、M4的漏极；M5的栅极连接M3的栅极形成第一存储节点N1，M6的栅极连接M4的栅
极形成第二存储节点N2；M3、M4的源极连接地线；M1的源极连接信号BL_W，漏极连接第一存储节点N1，栅极连接信号WL_W；M2的源极连接信号BLB_W，漏极连接第二存储节点N2，栅极连接信号WL_W；M7的源极连接地线，栅极连接第一存储节点N1，漏极连接M8的源极；M8的漏极连接信号BL_R1，栅极连接信号WL_R1；M9的源极连接地线，栅极连接第二存储节点N2，漏极连接M10的源极；M10的漏极连接信号BL_R2，栅极连接信号WL_R2。
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【技术保护点】

【技术特征摘要】
1.一种提高SRAM读取稳定性的存储单元电路，其特征在于，所述存储单元电路包括4个PMOS晶体管M1、M2、M5、M6和6个NMOS晶体管M3、M4、M7、M8、M9、M10，其中：M5、M6的源极连接存储单元工作电源，M5、M6的漏极分别连接M3、M4的漏极；M5的栅极连接M3的栅极形成第一存储节点N1，M6的栅极连接M4的栅极形成第二存储节点N2；M3、M4的源极连接地线；M1的源极连接信号BL_W，漏极连接第一存储节点N1，栅极连接信号WL_W；M2的源极连接信号BLB_W，漏极连接第二存储节点N2，栅极连接信号WL_W；M7的源极连接地线，栅极连接第一存储节点N1，漏极连接M8的源极；M8的漏极连接信号BL_R1，栅极连接信号WL_R1；M9的源极连接地线，栅极连接第二存储节点N2，漏极连接M10的源极；M10的漏极连接信号BL_R2，栅极连接信号...

【专利技术属性】
技术研发人员：陈蓓，范茂成，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：