静态随机存取存储器、芯片制造技术

本申请实施例提供一种静态随机存取存储器，以及具有静态随机存取存储器的芯片。涉及存储器技术领域。主要提供可以降低静态功耗的单极型的SRAM存储器。该SRAM存储器的存储单元包括：单极型的第一逻辑门电路和第二逻辑门电路，第一逻辑门电路和第二逻辑门电路均具有：输入端口和输入共轭端口，输出端口和输出共轭端口；第一逻辑门电路的输入端口和第二逻辑门电路中的输出端口电连接，第一逻辑门电路的输出端口和第二逻辑门电路中的输入端口电连接，第一逻辑门电路的输入共轭端口与第二逻辑门电路的输出共轭端口电连接，第一逻辑门电路的输出共轭端口和第二逻辑门电路中的输入共轭端口电连接。通过单极型的共轭结构，避免该存储单元出现漏电流现象。储单元出现漏电流现象。储单元出现漏电流现象。

【技术实现步骤摘要】
静态随机存取存储器、芯片


[0001]本申请涉及存储器
，尤其涉及一种静态随机存取存储器，和包含有该静态随机存取存储器的芯片。

技术介绍

[0002]静态随机存取存储器(static random
‑
access memory，SRAM)是随机存取存储器的一种。所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。该种存储器因其具有速度快，被广泛的应用在计算机设备中。当前单极型半导体材料，在存储领域具有很大潜力，尤其是在芯片后道的存储应用中。其中氧化物半导体具有很好的前景，但其电子型的特性使得必须有一种单极型存储单元电路来实现该材料的SRAM存储器。
[0003]图1示出的是一种传统的单极型SRAM存储器中的一个存储单元(bit cell)的电路结构图。在所示的一个存储单元中，包括六个晶体管(如图1中的晶体管T1至晶体管T6)，这样的存储单元可以被称为6T bit cell结构。另外，图1的六个晶体管均为电子型场效应晶体管(N
‑
type field effect transistor，NFET)，从而，该存储单元可以被称为NFET型存储单元。
[0004]在该存储单元结构中，晶体管T1和晶体管T2的栅极(Gate)与漏极(Drain)短接作为上拉管，晶体管T3和晶体管T4作为下拉管，晶体管T5和晶体管T6作为选通管。
[0005]其中，选通管的栅极(Gate)连接字线(word line，WL)进行信号读写的开关控制；位线(bit line，BL)和共轭位线BL
’
分别连接两个选通管的源极(Source)，作为SRAM存储单元的输入和输出端口。
[0006]在图1的存储单元中，当晶体管T3和晶体管T4开启时，晶体管T1和晶体管T2也会处于开启状态，从而导致很大的静态漏电流和功耗，使得该种单极型SRAM存储器的静态能耗较大。

技术实现思路

[0007]本申请提供一种单极型共轭静态随机存取存储器，以及具有单极型共轭静态随机存取存储器的芯片。主要目的提供一种能够可以降低静态功耗的静态随机存取存储器。
[0008]为达到上述目的，本申请的实施例采用如下技术方案：
[0009]一方面，本申请提供了一种SRAM存储器，该SRAM存储器可以包括多个呈阵列排布的存储单元，任一存储单元包括：第一逻辑门电路和第二逻辑门电路，该第一逻辑门电路和第二逻辑门电路电连接，可以形成SRAM存储器的锁存结构。
[0010]第一逻辑门电路和第二逻辑门电路的结构相同，且均为单极型逻辑门电路，比如，可以为N型逻辑门电路，或者，可以为P型逻辑门电路。
[0011]第一逻辑门电路和第二逻辑门电路均具有：输入端口和输入共轭端口，输出端口和输出共轭端口，输入端口和输入共轭端口接收的信号为共轭信号，输出端口和输出共轭端口输出的信号为共轭信号。
[0012]其中，第一逻辑门电路的输入端口和第二逻辑门电路中的输出端口电连接，第一逻辑门电路的输出端口和第二逻辑门电路中的输入端口电连接，第一逻辑门电路的输入共轭端口与第二逻辑门电路的输出共轭端口电连接，第一逻辑门电路的输出共轭端口和第二逻辑门电路中的输入共轭端口电连接。
[0013]在本申请给出的SRAM存储器的存储单元中，第一逻辑门电路和第二逻辑门电路的每一个逻辑门电路中，包括共轭的输入端口和共轭的输出端口。除此之外，每一个逻辑门电路均为单极型逻辑门电路。这样的话，在每一个单极型逻辑门电路中，输入信号控制的晶体管导通时，输入共轭信号控制的晶体管会处于相反的关断状态，进而，当SRAM存储器电位保持时，在每一个逻辑门电路中仅有部分晶体管处于开启状态，部分晶体管处于断开状态，比如说，若逻辑门电路包括相串联的第一晶体管和第三晶体管时，只会出现两个晶体管的一个晶体管导通，如此的话，就不会出现现有技术的逻辑门电路中串联的晶体管同时导通的现象，以避免该存储单元在电位保持时出现较大漏电流现象，从而，降低该存储器的静态功耗。
[0014]还有，由于每一个逻辑门电路是共轭输入和共轭输出电路，这样，两个逻辑门电路就可以实现级联，成为该存储单元的核心结构。
[0015]在一种可以实现的方式中，第一逻辑门电路和第二逻辑门电路中的每一个逻辑门电路均包括：反相器和缓冲器，以及，第一电压端和第二电压端；反相器和缓冲器并联于第一电压端和第二电压端之间；反相器和缓冲器均具有输入端口和输入共轭端口，以及输出端口；其中，反相器的输入端口与缓冲器的输入端口电连接，以形成逻辑门电路的输入端口；反相器的输入共轭端口与缓冲器的输入共轭端口电连接，以形成逻辑门电路的输入共轭端口；反相器的输出端口和缓冲器的输出端口中的一个形成逻辑门电路的输出端口，另一个形成逻辑门电路的输出共轭端口。
[0016]也就是，在每一个逻辑门电路中，包括了反相器和缓冲器，通过反相器和缓冲器的并联，实现了共轭输入和共轭输出。
[0017]在一种可能的实现方式中，反相器包括第一晶体管和第三晶体管；第一晶体管和第三晶体管串联于第一电压端和第二电压端之间；第一晶体管的栅极电连接逻辑门电路的输入共轭端口；第三晶体管的栅极电连接逻辑门电路的输入端口；第一晶体管和第三晶体管电连接处的一点电连接逻辑门电路的输出端口。
[0018]比如，当第一晶体管和第二晶体管均采用N型晶体管，或者均采用P型晶体管时，这样形成的反相器为单极型反相器，还有，在该反相器中，静态保持状态时，不会使得第一晶体管和第三晶体管同时处于导通开启状态，而是一个晶体管导通时，另一个晶体管关断，从而，可以降低静态漏电现象。
[0019]在一种可能的实现方式中，缓冲器包括第二晶体管和第四晶体管；第二晶体管和第四晶体管串联于第一电压端和第二电压端之间；第二晶体管的栅极电连接逻辑门电路的输入端口；第四晶体管的栅极电连接逻辑门电路的输入共轭端口；第二晶体管和第四晶体管电连接处的一点电连接逻辑门电路的输出共轭端口。
[0020]和上述的反相器中的晶体管一样，可以均采用N型晶体管，或者均采用P型晶体管。如此的话，在该缓冲器中，静态保持状态时，不会使得第二晶体管和第四晶体管同时处于导通开启状态，而是一个晶体管导通时，另一个晶体管关断，从而，也可以降低静态漏电现象。
[0021]在一种可以实现的方式中，任一存储单元还包括第一选通管和第二选通管；输入端口、输出端口、输入共轭端口和输出共轭端口中的任意两个反相的端口中的一个与第一选通管的第二电极电连接，任意两个反相的端口中的另一个与第二选通管的第二电极电连接。
[0022]也就是说，由于第一逻辑门电路和第二逻辑门电路形成的锁存器为共轭的锁存结构，进而，第一选通管和第二选通管与锁存器电连接的方式不局限为一种，只需要第一选通管和第二选通管与输入端口、输出端口、输入共轭端口和输出共轭端口中的任意两个反相的端口相对应电连接即可。
[0023]在一种可以实现的方式中，第一选通管的第二电极与第一逻辑门电路的输本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静态随机存取存储器，其特征在于，包括多个存储单元，任一所述存储单元包括：第一逻辑门电路和第二逻辑门电路，所述第一逻辑门电路和所述第二逻辑门电路的结构相同，且均为单极型逻辑门电路；所述第一逻辑门电路和所述第二逻辑门电路均具有：输入端口和输入共轭端口，所述输入端口和所述输入共轭端口接收的信号为共轭信号；输出端口和输出共轭端口，所述输出端口和所述输出共轭端口输出的信号为共轭信号；其中，所述第一逻辑门电路的所述输入端口和所述第二逻辑门电路中的所述输出端口电连接，所述第一逻辑门电路的所述输出端口和所述第二逻辑门电路中的所述输入端口电连接，所述第一逻辑门电路的所述输入共轭端口与所述第二逻辑门电路的所述输出共轭端口电连接，所述第一逻辑门电路的所述输出共轭端口和所述第二逻辑门电路中的所述输入共轭端口电连接。2.根据权利要求1所述的静态随机存取存储器，其特征在于，所述第一逻辑门电路和所述第二逻辑门电路中的每一个逻辑门电路均包括：反相器和缓冲器，以及，第一电压端和第二电压端；所述反相器和所述缓冲器并联于所述第一电压端和所述第二电压端之间；所述反相器和所述缓冲器均具有输入端口和输入共轭端口，以及输出端口；其中，所述反相器的输入端口与所述缓冲器的输入端口电连接，以形成所述逻辑门电路的输入端口；所述反相器的输入共轭端口与所述缓冲器的输入共轭端口电连接，以形成所述逻辑门电路的输入共轭端口；所述反相器的输出端口和所述缓冲器的输出端口中的一个形成所述逻辑门电路的输出端口，另一个形成所述逻辑门电路的输出共轭端口。3.根据权利要求2所述的静态随机存取存储器，其特征在于，所述反相器包括第一晶体管和第三晶体管；所述第一晶体管和所述第三晶体管串联于所述第一电压端和所述第二电压端之间；所述第一晶体管的栅极电连接所述逻辑门电路的输入共轭端口；所述第三晶体管的栅极电连接所述逻辑门电路的输入端口；所述第一晶体管和所述第三晶体管电连接处的一点电连接所述逻辑门电路的输出端口。4.根据权利要求3所述的静态随机存取存储器，其特征在于，所述缓冲器包括第二晶体管和第四晶体管；所述第二晶体管和所述第四晶体管串联于所述第一电压端和所述第二电压端之间；所述第二晶体管的栅极电连接所述逻辑门电路的输入端口；所述第四晶体管的栅极电连接所述逻辑门电路的输入共轭端口；所述第二晶体管和所述第四晶体管电连接处的一点电连接所述逻辑门电路的输出共轭端口。
5.根据权利要求4所述的静态随机存取存储器，其特征在于，任一所述存储单元还包括：第一选通管和第二选通管；所述输入端口、所述输出端口、所述输入共轭端口和所述输出共轭端口中的任意两个反相的端口中的一个与所述第一选通管的第二电极电连接，任意两个反相的端口中的另一个与所述第二选通管的第二电极电连接。6.根据权利要求5所述的静态随机存取存储器，其特征在于，所述第一选通管的第二电极与所述第一逻辑门电路的所述输入端口电连接；所述第二选通管的第二电极与所述第二逻辑门电路的所述输入端口电连接。7.根据权利要求5所述的静态随机存取存储器，其特征在于，所述第一选通管的第二电极与所述第一逻辑门电路的所述输入端口电连接；所述第二选通管的第二电极与所述第二逻辑门电路的所述输出共轭端口电连接。8.根据权利要求5
‑
7中任一项所述的静态随机存取存储器，其特征在于，所述静态随机存取存储器还包括：字线，所述第一选通管的栅极和所述第二选通管的栅极均与所述字线电连接；位线，所述第一选通管的第一电极与所述位线电连接；共轭位线，所述第二选通管的第一电极与所述共轭位线电连接。9.根据权利要求8所述的静态随机存取存储器，其特征在于，在写入阶段，所述字线用于接收字线控制信号，使得所述第一选通管和所述第二选通管均导通；所述位线用于接收位线控制信号，所述共轭位线用于接收共轭的位线控制信号，以实现信号的写入。10.根据权利要求8或9所述的静态随机存取存储器，其特征在于，在读取阶段，所述字线用于接收字线控制信号，使得所述第一选通管和所述第二选通管均关断；所述位线和所述共轭位线用于接收预充信号，直至所述位线和所述共轭位线达到预充电压；所述字线用于接收字线控制信号，使得所述第一选通管和所述第二选通管均导通，所述位线和所述共轭位线产生电位差，以实现信号的读取。11.根据权利要求8
‑
10中任一项所述的静态随机存取存储器，其特征在于，在信号静态保持阶段，在所述第一逻辑门电路和所述第二逻辑门电路中，所述第一晶体管和所述第三晶体管中的一个导通时，另一个关断，所述第二晶体管和所述第四晶体管...

【专利技术属性】
技术研发人员：詹士杰，吴颖，许俊豪，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：