有符号位的SRAM多值单元及存算一体芯片制造技术

本发明专利技术提供一种有符号位的SRAM多值单元及存算一体芯片，涉及集成电路设计技术领域，单元包括：符号位调制单元、权重符号位存储单元及2

【技术实现步骤摘要】
有符号位的SRAM多值单元及存算一体芯片


[0001]本专利技术涉及集成电路设计
，尤其涉及一种有符号位的SRAM多值单元及存算一体芯片。

技术介绍

[0002]随着现代计算机相关应用逐年增加的数据计算量，传统存储与计算分离的冯诺依曼架构已经不能够满足以神经网络为代表的巨大参数量应用的高算力需求。为解决存储与计算之间速度与功耗鸿沟的问题，存算一体(Computing
‑
in
‑
memory，CIM)电路提供了解决方案，其中，基于静态随机存取存储器(Static Random
‑
Access Memory，SRAM)的存算一体电路因为具有更高的能效和先进工艺兼容性，在众多类型存储器的存算一体电路中脱颖而出，但是在实际部署神经网络应用中，SRAM存算一体电路仍然存在一些缺陷。
[0003]目前，主流SRAM存算一体电路主要采用比特流串行输入的计算方式，具体是将模型权重存储在SRAM阵列中，待处理的特征图激活值按比特位从低位至高位的顺序逐位串行输入至存算一体阵列中，最后将串行输入各周期中得到的输出结果进行移位加法，从而实现多比特激活值与多比特权重的乘累加矩阵计算。
[0004]但是，目前SRAM存算一体电路是以补码形式存储计算参数，存在计算冗余，导致计算功耗高，SRAM存算一体电路的能效提升受限。

技术实现思路

[0005]本专利技术提供一种有符号位的SRAM多值单元及存算一体芯片，用以解决现有技术中SRAM存算一体电路的计算功耗高、能效提升受限的问题。
[0006]本专利技术提供一种有符号位的SRAM多值单元，包括：符号位调制单元、权重符号位存储单元及2
N
‑
1个权重幅值有效位存储单元，N为大于1的整数；
[0007]所述符号位调制单元的第一正输入端和所述符号位调制单元的第一负输入端作为所述SRAM多值单元的第一输入端，所述符号位调制单元的第二正输入端和所述符号位调制单元的第二负输入端作为所述SRAM多值单元的第二输入端，所述权重符号位存储单元的第一正输入端和所述权重符号位存储单元的第一负输入端作为所述SRAM多值单元的第三输入端，所述符号位调制单元的第一输出端连接于各所述权重幅值有效位存储单元的第一端，所述符号位调制单元的第二输出端连接于各所述权重幅值有效位存储单元的第二端，各所述权重幅值有效位存储单元的第三端作为所述SRAM多值单元的输出端，各所述权重幅值有效位存储单元的第四端通过预先设置的位线BL连接，各所述权重幅值有效位存储单元的第五端通过预先设置的反位线BLB连接，所述权重符号位存储单元的正输出端连接于所述符号位调制单元的正控制端，所述权重符号位存储单元的负输出端连接于所述符号位调制单元的负控制端；
[0008]所述权重符号位存储单元用于：
[0009]通过所述SRAM多值单元的第三输入端接收正输入符号位信号SIN；
[0010]计算所述SIN与预先设置的正权重符号位信号Q之间的异或结果，生成正符号位信号sign和负符号位信号分别输出至所述符号位调制单元的正控制端和所述符号位调制单元的负控制端；
[0011]所述符号位调制单元用于：
[0012]通过所述SRAM多值单元的第一输入端接收正幅值有效位信号IN，通过所述SRAM多值单元的第二输入端接收第一正信号RST；
[0013]在所述sign为0、所述IN不为0且所述RST为0的情况下，分别通过所述符号位调制单元的第一输出端和第二输出端输出高电平和低电平；
[0014]在所述sign为1、所述IN不为0且所述RST为0的情况下，分别通过所述符号位调制单元的第一输出端和第二输出端输出低电平和高电平；
[0015]各所述权重幅值有效位存储单元用于：
[0016]在所述RST为0，且通过各所述权重幅值有效位存储单元的第一端和第二端分别接收到高电平和低电平的情况下，通过各所述权重幅值有效位存储单元的第三端输出第一电压ΔV；
[0017]在所述RST为0，且通过各所述权重幅值有效位存储单元的第一端和第二端分别接收到低电平和高电平的情况下，通过各所述权重幅值有效位存储单元的第三端输出第二电压
‑
ΔV。
[0018]根据本专利技术提供的一种有符号位的SRAM多值单元，所述权重符号位存储单元包括：第一开关、第二开关、第三开关、第四开关、第一反相器和第二反相器；
[0019]所述第一开关的第一端作为所述权重符号位存储单元的第一正输入端，所述第一开关的第二端连接于所述第二开关的第一端，所述第二开关的第二端作为所述权重符号位存储单元的第一负输入端，所述第一开关的控制端连接于所述第一反相器的输入端，所述第一反相器的输出端分别连接于所述第二开关的控制端、所述第三开关的第一端和所述第二反相器的输入端，所述第三开关的第二端连接于所述BL，所述第二反相器的输出端连接于所述第四开关的第一端，所述第四开关的第二端连接于所述BLB，所述第四开关的控制端连接于所述第三开关的控制端，连接线作为字线WL；其中，所述第一开关的控制端用于接收所述Q，所述第二开关的控制端用于接收负权重符号位信号QB，所述QB为所述Q的反信号。
[0020]根据本专利技术提供的一种有符号位的SRAM多值单元，所述符号位调制单元包括：第五开关、第六开关、第七开关、第八开关、第九开关、第十开关和第十一开关；
[0021]所述第五开关的控制端和所述第六开关的控制端作为所述符号位调制单元的第二正输入端，所述第五开关的第一端作为所述符号位调制单元的第一输出端，所述第五开关的第二端连接于所述第六开关的第一端，所述第六开关的第二端作为所述符号位调制单元的第二输出端，所述第六开关的第一端还分别连接于所述第七开关的第二端和所述第八开关的第一端，所述第七开关的第一端用于接收高电平，所述第八开关的第二端接地，所述第七开关的控制端作为所述符号位调制单元的正控制端，用于接收所述sign，所述第八开关的控制端作为所述符号位调制单元的负控制端，用于接收所述所述第七开关的控制端连接于所述第九开关的控制端，所述第八开关的控制端作为所述第十开关的控制端，所述第十开关的第二端作为所述符号位调制单元的第一正输入端，所述第十开关的第一端
分别连接于所述第九开关的第二端和所述第十一开关的第一端，所述第九开关的第一端作为所述符号位调制单元的第一负输入端，所述第十一开关的控制端作为所述符号位调制单元的第二负输入端，所述第十一开关的第二端也作为所述符号位调制单元的第一输出端。
[0022]根据本专利技术提供的一种有符号位的SRAM多值单元，所述权重幅值有效位存储单元包括：第十二开关、第十三开关、第十四开关、第十五开关、第三反相器、第四反相器和预充电容；
[0023]所述第十二开关的第一端作为所述权重幅值有效位存储单元的第四端，所述第十二开关的第二端分别连接于所述第三反相器的输入端、所述第四反相器的输出端和所述第十四开关的控制端，所述第三反相器的输出本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种有符号位的静态随机存取存储器SRAM多值单元，其特征在于，包括：符号位调制单元、权重符号位存储单元及2
N
‑
1个权重幅值有效位存储单元，N为大于1的整数；所述符号位调制单元的第一正输入端和所述符号位调制单元的第一负输入端作为所述SRAM多值单元的第一输入端，所述符号位调制单元的第二正输入端和所述符号位调制单元的第二负输入端作为所述SRAM多值单元的第二输入端，所述权重符号位存储单元的第一正输入端和所述权重符号位存储单元的第一负输入端作为所述SRAM多值单元的第三输入端，所述符号位调制单元的第一输出端连接于各所述权重幅值有效位存储单元的第一端，所述符号位调制单元的第二输出端连接于各所述权重幅值有效位存储单元的第二端，各所述权重幅值有效位存储单元的第三端作为所述SRAM多值单元的输出端，各所述权重幅值有效位存储单元的第四端通过预先设置的位线BL连接，各所述权重幅值有效位存储单元的第五端通过预先设置的反位线BLB连接，所述权重符号位存储单元的正输出端连接于所述符号位调制单元的正控制端，所述权重符号位存储单元的负输出端连接于所述符号位调制单元的负控制端；所述权重符号位存储单元用于：通过所述SRAM多值单元的第三输入端接收正输入符号位信号SIN；计算所述SIN与预先设置的正权重符号位信号Q之间的异或结果，生成正符号位信号sign和负符号位信号分别输出至所述符号位调制单元的正控制端和所述符号位调制单元的负控制端；所述符号位调制单元用于：通过所述SRAM多值单元的第一输入端接收正幅值有效位信号IN，通过所述SRAM多值单元的第二输入端接收第一正信号RST；在所述sign为0、所述IN不为0且所述RST为0的情况下，分别通过所述符号位调制单元的第一输出端和第二输出端输出高电平和低电平；在所述sign为1、所述IN不为0且所述RST为0的情况下，分别通过所述符号位调制单元的第一输出端和第二输出端输出低电平和高电平；各所述权重幅值有效位存储单元用于：在所述RST为0，且通过各所述权重幅值有效位存储单元的第一端和第二端分别接收到高电平和低电平的情况下，通过各所述权重幅值有效位存储单元的第三端输出第一电压ΔV；在所述RST为0，且通过各所述权重幅值有效位存储单元的第一端和第二端分别接收到低电平和高电平的情况下，通过各所述权重幅值有效位存储单元的第三端输出第二电压
‑
ΔV。2.根据权利要求1所述的有符号位的静态随机存取存储器SRAM多值单元，其特征在于，所述权重符号位存储单元包括：第一开关、第二开关、第三开关、第四开关、第一反相器和第二反相器；所述第一开关的第一端作为所述权重符号位存储单元的第一正输入端，所述第一开关的第二端连接于所述第二开关的第一端，所述第二开关的第二端作为所述权重符号位存储单元的第一负输入端，所述第一开关的控制端连接于所述第一反相器的输入端，所述第一
反相器的输出端分别连接于所述第二开关的控制端、所述第三开关的第一端和所述第二反相器的输入端，所述第三开关的第二端连接于所述BL，所述第二反相器的输出端连接于所述第四开关的第一端，所述第四开关的第二端连接于所述BLB，所述第四开关的控制端连接于所述第三开关的控制端，连接线作为字线WL；其中，所述第一开关的控制端用于接收所述Q，所述第二开关的控制端用于接收负权重符号位信号QB，所述QB为所述Q的反信号。3.根据权利要求2所述的有符号位的静态随机存取存储器SRAM多值单元，其特征在于，所述符号位调制单元包括：第五开关、第六开关、第七开关、第八开关、第九开关、第十开关和第十一开关；所述第五开关的控制端和所述第六开关的控制端作为所述符号位调制单元的第二正输入端，所述第五开关的第一端作为所述符号位调制单元的第一输出端，所述第五开关的第二端连接于所述第六开关的第一端，所述第六开关的第二端作为所述符号位调制单元的第二输出端，所述第六开关的第一端还分别连接于所述第七开关的第二端和所述第八开关的第一端，所述第七开关的第一端用于接收高电平，所述第八开关的第二端接地，所述第七开关的控制端作为所述符号位调制单元的正控制端，用于接收所述sign，所述第八开关的控制端作为所述符号位调制单元的负控制端，用于接收所述所述第七开关的控制端连接于所述第九开关的控制端，所述第八开关的控制端作为所述第十开关的控制端，所述第十开关的第二端作为所述符号位调制单元的第一正输入端，所述第十开关的第一端分别连接于所述第九开关的第二端和所述第十一开关的第一端，所述第九开关的第一端作为所述符号位调制单元的第一负输入端，所述第十一开关的控制端作为所述符号位调制单元的第二负输入端，所述第十一开关的第二端也作为所述符号位调制单元的第一输出端。4.根据权利要求3所...

【专利技术属性】
技术研发人员：王源，乔鑫，
申请(专利权)人：北京大学，
类型：发明
国别省市：