半导体迭层与其制造方法技术

本发明专利技术提供一种半导体迭层与其制造方法。一种半导体迭层的制造方法，其包括下列步骤。首先，于基板上形成非晶硅层。接着，对非晶硅层的表面进行表面处理。之后，于经过表面处理后的非晶硅层的表面上形成掺杂微晶硅层，其中非晶硅层与掺杂微晶硅层之间的界面缺陷，在宽度为１．５微米与厚度为４０纳米的一截面范围内，所占的截面积比例小于或等于１０％。上述半导体迭层的制造方法可应用于半导体元件的制程中，以有效减少半导体迭层的界面缺陷。

【技术实现步骤摘要】

本专利技术是有关于一种半导体迭层(semiconductor stacking layer)以及其制造 方法，且特另iJ是有关于一种具有非晶硅层(amorphous silicon layer, a-Si layer) 以及微晶硅层(microcrystalline silicon layer, p c-Si layer)的半导体迭层以及其 制造方法。
技术介绍
近年来，由于半导体制造技术与光电技术的成熟，带动了平面显示器的 蓬勃发展，其中薄膜电晶体液晶显示器(TFT-LCD)具有操作电压低、反应 速度快、重量轻以及体积小等优点，而逐渐成为显示器产品的主流。已知的薄膜电晶体包括基板、栅极、栅绝缘层、半导体层、欧姆接触层、 源极与漏极。其中，栅极配置于基板上，而栅绝缘层配置于基板上并覆盖栅 极。半导体层配置于栅绝缘层上，并位于栅极上方。欧姆接触层配置于部分 半导体层上，而源极与漏极配置于欧姆接触层上。当开启电压输入至栅极时， 半导体层便被开启而处于导通的状态，此时，源极与漏极之间便可通过半导 体层导通。一般而言，薄膜电晶体中的半导体层主要是由通道层与欧姆接触层所构 成，通道层的材质为未掺杂的非晶硅(un-doped a-Si)或是轻掺杂的非晶硅 (lightly doped a-Si)，而欧姆接触层的材质则为n型重掺杂的非晶硅(n-type heavily doped a-Si)或是n型重掺杂的微晶硅(n-type heavily doped jnc-Si)。相较 于非晶硅材料，由于微晶硅本身的材料与结构特性，微晶硅拥有较佳的掺杂 效率(doping efficiency)以及较低的电阻率(resistivity)，因此微晶硅己逐渐被应用于欧姆接触层的制作上。但是，当微晶硅被应用在薄膜电晶体或其他半导 体元件的制作上时，常因微晶硅与其他薄膜间特性的差异而造成微晶硅与其他薄膜的介面存在缺陷(defect)，而这些缺陷会影响到半导体元件特性。因此，如何克服或改善微晶硅与其他薄膜的介面存在缺陷的问题，实为 目前半导体元件在制作上尚待克服的课题之一。
技术实现思路
本专利技术提出一种半导体迭层，其具有良好的电气特性。 本专利技术提出一种半导体迭层的制造方法，其可有效减少半导体迭层中非 晶硅层与掺杂微晶硅层之间的界面缺陷。本专利技术提供一种半导体迭层的制造方法，其包括下列步骤。首先，于基 板上形成非晶硅层。接着，对非晶硅层的表面进行表面处理。之后，于经过 表面处理后的非晶硅层的表面上形成掺杂微晶硅层，其中非晶硅层与掺杂微 晶硅层之间存在界面缺陷，在宽度为1.5微米与厚度为40纳米的截面范围内， 界面缺陷所占的截面积比例小于或等于10%。在本专利技术的一实施例中，上述的表面处理包括利用氢气等离子体、氩气 等离子体，或是氮气等离子体对非晶硅层的表面进行一前处理。在本专利技术的一实施例中，上述的界面缺陷所占的截面积比例介于2%至 10%之间。在本专利技术的一实施例中，上述的半导体迭层的制造方法，其中在形成掺 杂微晶硅层后，界面缺陷是非连续地分布于非晶硅层的表面上。本专利技术提供一种半导体迭层，其包括非晶硅层以及掺杂微晶硅层。掺杂 微晶硅层位于非晶硅层的表面上，其中非晶硅层与掺杂微晶硅层之间存在界 面缺陷，在宽度为1.5微米与厚度为40纳米的截面范围内，界面缺陷所占的 截面积比例小于或等于10%。在本专利技术的一实施例中，上述的界面缺陷所占的截面积比例介于2°/。至腦之间。在本专利技术的一实施例中，上述的界面缺陷具多孔性(porosity)。 在本专利技术的一实施例中，上述的界面缺陷是非连续地分布于非晶硅层与 掺杂微晶硅层之间。基于上述，本专利技术在沉积掺杂微晶硅层于非晶硅层上之前，通过对非晶 硅层表面进行表面处理，使非晶硅层表面有利于后续掺杂微晶硅层的成长， 因此本专利技术可以明显减少非晶硅层与掺杂微晶硅层之间的界面缺陷。附图说明图1A 图1C为本专利技术一 实施例的半导体迭层的制造方法的剖面示意图。 图2为图1C的局部放大示意图。图3A 图3D为本专利技术一实施例的一种薄膜电晶体的制造方法的剖面示 意图。图4为图3C的局部放大示意图。图5A 图5B分别为半导体迭层中未经表面处理与经表面处理的非晶硅 层与掺杂微晶硅层的电子显微照像图。 附图标号100、 300:半导体迭层110、 310:基板120、 320:非晶硅层120a、 320a:表面130、 330:掺杂微晶硅层312:栅极314:栅绝缘层330a:图案化掺杂微晶硅层 350a:源极350b:漏极 T:表面处理 A:截面范围 D:界面缺陷具体实施例方式为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合 所附附图作详细说明如下。 第一实施例-图1A 图1C为本专利技术一实施例的一种半导体迭层的制造方法的剖面示 意图。请先参考图1A，首先，于基板110上形成非晶硅层120。接着，请参 考图1B，在形成非晶硅层120之后，对非晶硅层120的表面120a进行表面处 理T。此举主要可以令非晶硅层120的表面120a上的硅原子能够更有秩序地 排列。换言之，在经过表面处理T之后，非晶硅层120的表面120a有利于后 续掺杂微晶硅层130的形成。在本实施例中，表面处理T是利用氢气等离子体(H2 plasma)对非晶硅层 120的表面120a进行前处理。详细而言，氢气等离子体可使非晶硅层120的 表面120a上的结构更为致密，以改善其与掺杂微晶硅层130的接合能力。在 其他可行的实施例中，表面处理T则可利用氩气等离子体或氮气等离子体对 非晶硅层120的表面120a进行前处理。请参考图1C,于经过表面处理T的非晶硅层120的表面120a上形成掺 杂微晶硅层130。在本实施例中，掺杂微晶硅层130可以是N型、P型掺杂微 晶硅层或其组合。图2为图1C的局部放大示意图。请参照图2，承上所述，非晶硅层120 与掺杂微晶硅层130之间存在界面缺陷D，在宽度为1.5微米与厚度为40纳 米的截面范围A内，所占的截面积比例小于或等于10%。在本实施例中，在宽度为1.5微米与厚度为40纳米的截面范围A内，界面缺陷D所占的截面积 比例是介于2°/。至10%之间，而较佳比例是介于5%至10%之间。除此之外， 界面缺陷D具多孔性(porous)。在本实施例中，在形成掺杂微晶硅层130后， 界面缺陷D是非连续地分布于非晶硅层120的表面120a上。值得一提的是，本专利技术并不限制半导体迭层100的应用范围与使用型态。 半导体迭层100也可以进一步应用于不同类型的半导体元件的制造上，例如 薄膜电晶体。此外，本专利技术亦能够广泛地利用在各种终端应用产品之中，例 如薄膜液晶显示器或太阳能电池等。以下将以第二实施例说明将本专利技术的半 导体迭层的制作方法应用于薄膜电晶体的制作时的步骤。第二实施例图3A 图3D为本专利技术一实施例的一种薄膜电晶体的制造方法的剖面示 意图。请先参考图3A，在本实施例中，先在基板310上形成一栅极312与一 栅绝缘层314。详细而言，栅极312的作法是先于基板310上形成一栅极材料 层(未绘示)。接着，图案化前述的栅极材料层以形成栅极312。之后，于栅极 312与基板310上形成栅绝缘层314。最后，于栅绝缘层314上形成非晶硅层 320本文档来自技高网...

【技术保护点】
一种半导体迭层的制造方法，其特征在于，所述方法包括：　于一基板上形成一非晶硅层；　对所述非晶硅层的一表面进行一表面处理；以及　于经过所述表面处理后的所述非晶硅层的所述表面上形成一掺杂微晶硅层，其中所述非晶硅层与所述掺杂微晶 硅层之间的界面缺陷，在宽度为１．５微米与厚度为４０纳米的一截面范围内，所占的截面积比例小于或等于１０％。

【技术特征摘要】

【专利技术属性】
技术研发人员：侯智元，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]