半导体器件及其制造方法技术

本发明专利技术涉及一种在衬底上制造半导体器件的方法及其制造的半导体器件，其包括多个柱状物图案、在相邻柱状物图案之间的杂质区域、在每个柱状物图案上的栅电极、覆盖所述栅电极的第一覆盖层及覆盖在相邻柱状物图案的所述栅电极之间的所述第一覆盖层的分隔层，在所述方法中，移除除接触所述分隔层的部分之外的所述第一覆盖层，形成牺牲层以覆盖所述栅电极，在每个柱状物图案的侧壁上形成第二覆盖层，移除所述牺牲层并形成连接所述相邻柱状物图案的所述栅电极的字线。在所制造的器件中，所述第一覆盖层将所述杂质区域与所述字线隔离，且所述第二覆盖区域防止所述各柱状物图案的侧壁暴露。

【技术实现步骤摘要】

本专利技术涉及半导体器件的制造技术，且更具体涉及具有在垂直方向 上形成的沟道的。
技术介绍
如专利技术者所知，为减小半导体器件的尺寸，半导体器件可通过在垂 直方向上将源极及漏极配置在有源区内而具有形成在垂直方向上的通 道。图1A至图1C为说明为专利技术者所知的制造具有在垂直方向上形成的 沟道的半导体器件的方法的示意图。参看图1A,使用多个硬掩模图案12在衬底11中形成柱状物头13， 和使用形成在硬掩模图案12及柱状物头13的侧壁上的侧壁保护层14 在衬底11中形成柱状物颈15。在下文中，将柱状物头13及柱状物颈 15称为柱状物图案。通过用杂质掺杂相邻相邻柱状物图案之间的衬底 11来形成杂质区域16,且形成栅极绝缘层17及栅电极18以围绕柱状 物颈15。在衬底11上形成覆盖层19。参看图1B，选择性地移除村底11上方的覆盖层19以部分地暴露衬 底11,且在暴露的衬底11中形成沟槽。形成填充沟槽的分隔层20以分 隔杂质区域16。将分隔的杂质区域16A称为掩埋位线。通过湿蚀刻工 艺来蚀刻覆盖层19以暴露栅电极18。参看图1C，在衬底11上方沉积导电层21,实施回蚀工艺以形成接 触栅电极18的镶嵌字线21A。将杂质掺杂至柱状物头13中，和形成接5触柱状物头13的电容器，由此获得具有在垂直方向上形成的沟道的半 导体器件。在该已知工艺中，在暴露栅电极18的过程中应选择性地移除仅形 成在栅电极18的侧面上的覆盖层19。然而，由于使用湿蚀刻工艺作为 移除工艺，因此也移除了形成在侧壁保护层14上的覆盖层19。此外， 还可能意外地移除形成在分隔层20的一个或多个侧面上的覆盖层19。因此，在形成镶嵌字线21A时，侧壁保护层14过度损失，使得柱 状物图案可能暴露于外部，如附图标记"F1"所示。此外，如果形成在 分隔层20的侧面上的覆盖层19在湿蚀刻工艺期间被意外地移除，则掩 埋位线16A与镶嵌字线21A可能彼此短路，如由附图标记"F2"所示。
技术实现思路
根据一个或多个实施方案， 一种制造半导体器件的方法包括提供 衬底；在衬底上形成多个柱状物图案；在相邻的柱状物图案之间的衬底 中形成杂质区域；形成围绕每一个所述柱状物图案的一部分的栅电极； 在衬底上形成第一覆盖层以覆盖每一个所述柱状物图案的栅电极；分隔 杂质区域，且形成覆盖相邻柱状物图案的栅电极之间的第 一覆盖层的分 隔层；移除除接触分隔层的部分以外的第一覆盖层，以部分地暴露每一 个所述柱状物图案的栅电极；形成覆盖暴露的栅电极的牺牲层；在柱状 物图案的侧壁上形成第二覆盖层；移除牺牲层；和在牺牲层已被移除之 处形成字线以连接相邻柱状物图案的栅电极。根据一个或多个实施方案， 一种制造半导体器件的方法使用衬底， 该衬底包括多个柱状物图案、在相邻的柱状物图案之间的杂质区域、在 每一个所述柱状物图案上的栅电极、形成于衬底上以覆盖每一个所述柱 状物图案的栅电极的第一覆盖层、以及在杂质区域中且覆盖相邻柱状物 图案的栅电极之间的第一覆盖层的分隔层。所述方法包括移除除接触 分隔层的部分以外的第一覆盖层，以部分地暴露每一个所述柱状物图案 的栅电极；形成覆盖暴露的栅电极的牺牲层；在柱根据一个或多个实施方案， 一种半导体器件包括具有多个柱状物 图案以及在相邻的柱状物图案之间的杂质区域的衬底；在每二个所述柱 状物图案侧壁的下部上的栅电极；将杂质区域分为各自限定掩埋位线的 两个子区域的绝缘分隔层；在(i)绝缘分隔层与(ii)柱状物图案之一的栅电 极或子区域中的相应子区域之间的第一覆盖层；在绝缘分隔层顶部上且 连接相邻柱状物图案的栅电极的字线；以及在字线上方的、在每一个所 述柱状物图案侧壁的上部上的第二覆盖层。附图说明通过举例而非限制地结合附图来说明各种实施方案，在整个附图中相 同的附图标记表示相同的元件。图1A至图1C为说明制造具有在垂直方向上形成的沟道的半导体器 件的已知方法的示意图。图2A至图2G为说明根据一些实施方案的制造具有在垂直方向上 形成的沟道的半导体器件的方法的示意图。具体实施方式在附图中，为了说明的清晰起见，层及区域的尺寸被放大。还应理解， 当将一层(或膜)称为位于另一层或衬底"上"时，该层(或膜)可直接位于所述 另一层或衬底上，或亦可存在^h入层。此外，还应理解，当将一层称为位 于另一层或衬底"下"时，该层可直接位于所述另一层或衬底下，或也可存 在一或多个介入层。另外，当将一层称为在两个层"之间"时，该层可为所 述两个层之间的唯一层，或亦可存在一或多个介入层。图2A至图2G为^L明才艮据一些实施方案制造具有在垂直方向上形成的 沟道的半导体器件的方法示意图。参看图2A，在村底31上形成多个硬掩模层32,通过使用硬掩模层32 作为蚀刻阻挡(或掩才莫)来各向异性地蚀刻衬底31而形成柱状物头33。在柱 状物头33和硬掩模层32的侧壁上形成侧壁保护层34,通过使用侧壁保护 层34作为蚀刻阻挡来各向同性地蚀刻衬底31而形成柱状物颈35。在下文 中，将柱状物头33和柱状物颈35通称为柱状物图案。通过将杂质掺杂至相邻柱状物图案之间的衬底31中来形成杂质区域36。在柱状物颈35的侧壁上形成栅i绝缘层37和栅电极38。通过沉积导 电层并回蚀沉积的导电层来形成栅电极38。在其中形成有栅电极38的衬底31上形成第一覆盖层39。第一覆盖层 39用作在分隔杂质区域36的后续过程中保护柱状物图案和栅电极38的钝 化层。为此目的，第一覆盖层39包括氮化物层或氧化物层。氮化物层可包括氮化硅(Si3N4)层，氧化物层可包括氧化硅(Si02)、等离子体增强原硅酸四乙酯(PETEOS)、磷硅酸盐玻璃(PSG)、未掺杂的硅酸盐玻璃(USG)和高密 度等离子体(HDP)氧化物中的 一种或多种的薄膜。参看图2B，分隔杂质区域36以形成掩埋位线36A。分隔杂质区域36的过程包括形成将杂质区域36分为两个子区域的沟 槽的过程以及用分隔层40填充沟槽的过程。分隔层40由绝缘材料形成且 覆盖栅电极38的一部分以及沟槽。因此，分隔层40覆盖第一覆盖层39 的一部分。在分隔杂质区域36的过程中，柱状物图案与栅电极38被第一 覆盖层39所保护。参看图2C，蚀刻第一覆盖层39以暴露侧壁保护层34和栅电极38。 在此状况下，为防止由分隔层40所覆盖的第一覆盖层39A被意外地移除， 通过干蚀刻工艺或干清洗(cleaning)工艺来蚀刻第一覆盖层39。参看图2D,形成牺牲图案41以覆盖栅电极38。此外，牺牲图案41 可覆盖侧壁保护层34的侧壁的一部分以及栅电极38。在一些实施方案中，牺牲图案41包括^s暖薄膜。例如，牺牲图案41 可包括由光刻胶、非晶碳、SiOC、 SiC或SOC形成的薄膜。在牺牲图案41由光刻胶制成的情况下，通过将光刻胶沉积为所需图案 的沉积工艺来形成牺牲图案41。后续将^l序实施浅曝光工艺及显影工艺以 在不再需要牺牲图案41时将其移除。在牺牲图案41由非晶碳制成的情况下，实施浅剥离工艺，即，通过沉 积工艺形成牺牲图案41，且稍后将在不再需要牺牲图案41时使用等离子 体(诸如，02等离子体)移除牺牲图案41。当使用02等离子体时，对其他 薄膜的蚀刻选择性相当高，且因此，仅非晶"将被选择性地去除。此夕卜， SiOC、 SiC和SOC的本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，所述方法包括：　提供衬底；　在所述衬底上形成多个柱状物图案；　在相邻的所述柱状物图案之间的所述衬底中形成杂质区域；　形成围绕每一个所述柱状物图案的一部分的栅电极；　在所述衬底上形成第一 覆盖层以覆盖每一个所述柱状物图案的所述栅电极；　分隔所述杂质区域，并形成覆盖位于所述相邻柱状物图案的所述栅电极之间的所述第一覆盖层的分隔层；　将除接触所述分隔层的部分以外的所述第一覆盖层移除，以部分地暴露出每一个所述柱状物图案的 所述栅电极；　形成覆盖所述暴露的栅电极的牺牲层；　在所述柱状物图案的侧壁上形成第二覆盖层；　移除所述牺牲层；和　在所述牺牲层已被移除之处形成字线以连接所述相邻柱状物图案的所述栅电极。

【技术特征摘要】
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【专利技术属性】
技术研发人员：曹祥薰，曹允硕，金明玉，朴相勋，郑永均，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]