本文揭示一种具有顶部及底部侧电连接两者的晶片级批量处理的裸片大小的集成电路（ＩＣ）封装。在一个方面中，若干接合线可附加到ＩＣ晶片的所述顶部侧（有源电路侧）上的接合垫。沟槽可在划线区处形成于所述晶片中且所述接合线可延伸穿过所述沟槽。所述沟槽可填充有涂覆材料。所述接合线可部分地暴露于所述晶片的所述顶部及／或底部侧上以将来自所述接合垫的电连接分布到所述晶片的所述顶部及／或底部侧。
【技术实现步骤摘要】
此标的物通常涉及集成电路(IC)晶片处理。
技术介绍
晶片级芯片尺寸级封装(WLCSP)技术经常用于便携式计算装置、移动手机、 图像传感器等的高密度组件封装。WLCSP技术可包含封装、测试、及在将晶片单个 化为个别IC芯片之前执行老化操作。在单个化期间，切割机沿划线锯割晶片以分离 出个别IC芯片。在单个化IC芯片之后，可将所述IC芯片安装在印刷电路板(PCB)上。典型的WLSCP IC芯片使用金属(例如，焊料)而非电线或引脚来安装到PCB 上。通常，沿IC芯片的顶部或电路侧上的边缘设计并制造线接合垫。在大多数情况 下，所述线接合垫具有小的几何形状且对于WLCSP大小的焊料球形成来说彼此也太 靠近。再分布层(RDL)包含金属迹线，其与线接合垫接触且将信号重定位到IC芯 片内较大底材面提供用于形成较大附加垫的所需位置。所述较大附加垫可用于放置较 大直径的'淳料球。可将焊料球沉积到新的位置处以促进到PCB或其它IC装置上的组 装。因为焊料球仅形成于晶片的顶部或电路侧上，因此由于在晶片的电连接到顶部侧 的底部侧上缺少连接垫所致WLCSP不能用于装置堆叠应用。顶部或有源电路侧上I/O 垫的存在可由于I/O特征对传感器元件的物理阻挡而使得WLCSP对于某些传感器应 用不可行。当前，通过形成穿过核心硅或衬底的传导"通孔"来在WLCSP中实现顶部到底 部侧的电连接来解决这些问题。例如，通过使用铝掩模，可使用大气下游等离子(ADP) 工艺在IC晶片的核心硅中蚀刻空穴。将介电材料及金属导体沉积到所述"空穴"的 "侧壁"上。然后，用聚合物填充所述空穴。硅晶片经"薄化"以暴露晶片另一侧上 的导体金属。在另一实例中，贯穿晶片互连(TWI)工艺形成穿过硅核心材料的通孔、 绝缘所述侧壁且然后用导体填充所述通孔以实现从IC晶片的一个侧到另一侧的电连 接性。 一些封装组装承包商也正在开发类似的贯通硅通孔技术以实现"顶部-底部" 电连接性
技术实现思路
本文揭示-一种具有顶部及底部侧电连接两者的晶片级批量处理的裸片大小的IC 封装。在一个方面中，若干接合线可附加到IC晶片的顶部侧(有源电路侧)上的接 合垫。在划线区处沟槽可形成于所述晶片中且所述接合线可经布置以延伸穿过所述沟 槽到达所述晶片的底部侧。所述沟槽可填充有涂覆材料。所述接合线可部分地暴露在 晶片的顶部及/或底部侧上以电连接晶片的顶部及/或底部侧上的垫位点。所揭示的WLCSP技术通过利用标准线接合技术来实现晶片级处IC裸片的顶部 与底部侧之间的电连接性来提供对常规技术的优点。所揭示的实施方案不需要可包含 复杂的通孔特征设计、工具、设备及工艺的复杂TSV处理。TSV工艺昂贵且需要高级工艺开发工作。所揭示的WLCSP所提供的另一优点是可使用允许将电路元件直接放置在线接 合垫下面的标准IC设计规则。在常规TSV处理中，通孔不得不退出晶片的顶部及底 部侧两者，且不能将电路放置在通孔处。因此，TSV可导致对IC裸片的需要比所揭 示的WLCSP技术来得更大。附图说明图1A-1D图解说明具有顶部及底部侧电连接的实例半导体晶片。 图2A-2J是图解说明用于制造具有顶部及底部侧电连接的WLCSP的实例工艺的 剖视图。图3A-3B是图解说明传感器应用中使用的具有底部侧电连接的实例晶片的剖视图。具体实施例方式肌CS尸实贿图1A-1D图解说明具有顶部及底部侧电连接的实例半导体晶片100。在某些实施 方案中，晶片100可使用参照图2所述的制造工艺来制造。图1A是包含由划线区106分离的两个IC裸片101、 103的晶片100的剖视图。 实际上，典型的晶片可持有多于两个的IC裸片。接合线102在一个端处连接到接合 垫104。接合线102穿过形成于划线区106中的沟槽从晶片100的顶部或有源电路侧 布线到晶片IOO的底部侧。接合线102可由铜、金、铝或任何其它适合金属制成。接 合线102允许到接合垫104提供的电连接的通路。接合线102可用于穿过顶部暴露区 域(例如，晶片IOO顶部处的划线区106)及底部暴露区域(例如，晶片100底部处 的划线区106)的电连接。焊料球108可附加到晶片100的底部以用于使经单个化的 IC裸片lOl、 103配合到PCB或其它IC装置。图1B是晶片100的俯视(电路侧)平面图。在所示配置中，已暴露的接合线102 使用再分布层(RDL)从划线区106的顶部暴露区域布线到晶片100内的电连接垫位点112。个别RDL金属迹线将电信号从划线区106的顶部暴露区域连接到连接垫位 点112。 RDL迹线可(例如)使用交替的有机或无机钝化层及敷金属层或采用电镀技 术形成。可选地，有机层(例如，焊料掩模)可应用于RDL迹线以保护所暴露的金属。图1C是晶片100的仰视图。在所示配置中，晶片100中的所暴露的接合线102 己暴露在划线区106的底部暴露区域内。例如，晶片100的底部侧可涂覆有有机或无 机介电层(例如，氧化硅、氮化硅、聚酰亚胺、苯并环丁烯(BCB)、环氧树脂、环 氧树脂模制化合物)。然后，接合线102区内的介电层可经图案化以暴露接合线102。从划线区106，所暴露的接合线102所提供的电连接可使用RDL迹线布线到电 连接垫位点122。可选地，焊料球108可应用于电连接垫位点122。焊料球108可有 助于将经单个化的IC裸片101、 103连接到PCB或其它IC装置以用于堆叠式裸片封 装解决方案。如图1D中所示，在制造工艺完成之后，可沿划线区106将晶片100分离(锯割) 成第一 IC裸片130及第二 IC裸片132。虔爐工艺实树图2A-2J是图解说明用于制造WLCSP的实例工艺的剖视图。图2A图解说明包 含安置于硅核心材料(衬底)上且分布于划线区204的相对侧上的接合垫202的半导 体晶片200。划线区204分离两个或两个以上邻近IC裸片。图2B图解说明形成于划线区204内的沟槽206。在某些实例中，沟槽206可使 用锯割技术(例如，金刚石锯割)或蚀刻技术形成。在某些实施方案中，沟槽206可 具有在安置于晶片200内的"最低"电路元件下面约两微米的深度。例如，如果将电 路元件安置于晶片200内在晶片200的顶部侧下面约两微米处，那么沟槽206可经锯 割或蚀刻达到在IC晶片200的顶部侧下面约四微米的深度。如图2C中所示，在沟槽206已形成之后，可将一光致抗蚀剂层208应用于晶片 200的顶部侧。在一个实例中，可使用毯覆式涂覆工艺将均匀的光致抗蚀剂材料层208 (例如，UV-敏感光致抗蚀剂、负性光致抗蚀剂、正性光致抗蚀剂)应用于晶片200 的顶部侧及沟槽206的凹陷。沟槽206区内的光致抗蚀剂材料208可经曝光且显影出 来，如图2D中所示。此步骤留下晶片200顶部侧上的光致抗蚀剂材料208的沉积。图2E图解说明沉积在晶片200的顶部侧上(包含在沟槽206的凹陷内)的线可 接合金属层201 (例如，铝、钛钨金合金或还可附加到硅材料的用于线接合的其它适 合冶金)。在某些实施方案中，可使用真空沉积技术来将线可接合金属层210沉积到 晶片200的顶部侧上。如图2F中所示，在剥离掉光致抗蚀剂材料层208之后，仅残 留内衬于沟槽206内的线可接合金属210。可将一对接合线212添加到本文档来自技高网...
【技术保护点】
一种集成电路晶片，其包括： 第一侧及第二侧； 涂覆材料，其形成于所述第一侧上； 沟槽，其在划线区处形成于所述晶片中，所述沟槽从所述第一侧延伸到所述第二侧且填充有所述涂覆材料； 若干接合垫，其形成于所述第一侧上且分布于 所述沟槽的相对侧上；及 若干接合线，其连接到所述接合垫，所述接合线延伸穿过所述沟槽且至少部分地暴露于所述第一或第二侧上。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：肯兰姆，
申请(专利权)人：爱特梅尔公司，
类型：发明
国别省市：US[美国]
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