半导体装置及半导体装置的制造方法制造方法及图纸

本公开涉及半导体装置及半导体装置的制造方法。一种半导体装置包含：半导体衬底；内部电路，其提供在所述半导体衬底上；第一垫及第二垫，其连接到所述内部电路；第一ESD保护电路，其能够连接到所述第一垫；及第二ESD保护电路，其能够连接到所述第二垫。所述第一ESD保护电路包含第一ESD保护元件，且所述第二ESD保护电路包含第二及第三ESD保护元件。所述第二垫经由所述第二ESD保护元件连接到所述内部电路，且所述第一垫直接连接到所述内部电路。且所述第一垫直接连接到所述内部电路。且所述第一垫直接连接到所述内部电路。

【技术实现步骤摘要】
半导体装置及半导体装置的制造方法
[0001]相关申请案的交叉参考
[0002]本申请案基于及主张2022年3月14日申请的第2022
‑
039400号在先日本专利申请案及2022年9月2日申请的第17/902746号美国专利申请案的优先权利益；所述申请案的全部内容以引用的方式并入本文中。


[0003]本文中所描述的实施例大体上涉及半导体装置及所述半导体装置的制造方法。

技术介绍

[0004]近年来，安装在半导体装置内部的电路的ESD(静电放电)已成为问题。因此，已提出包含ESD保护元件的半导体装置。另一方面，已要求增加半导体装置的输入/输出传送速度(I/O操作速度)。

技术实现思路

[0005]本实施例的半导体装置包含：半导体衬底；内部电路，其提供在所述半导体衬底上；第一垫及第二垫，其连接到所述内部电路；第一ESD保护电路，其能够连接到所述第一垫；及第二ESD保护电路，其能够连接到所述第二垫。所述第一ESD保护电路及所述第二ESD保护电路分别包含ESD保护元件。所述第一垫经由第一ESD保护元件连接到所述内部电路，且所述第二垫直接连接到所述内部电路。
附图说明
[0006]图1是说明根据实施例的存储器系统的配置实例的框图；
[0007]图2是说明根据实施例的半导体装置(非易失性存储器)的配置实例的框图；
[0008]图3是说明连接垫与内部电路的布线的配置实例的框图；
[0009]图4是用于解释ESD保护电路的配置实例的电路图；<br/>[0010]图5是说明具有三维结构的NAND存储器的存储器单元阵列的块的电路配置实例的视图；
[0011]图6A是包含具有三维结构的NAND存储器的存储器单元阵列的半导体装置的部分区的横截面视图；
[0012]图6B是包含具有三维结构的NAND存储器的存储器单元阵列的半导体装置的部分区的横截面视图；
[0013]图7A是用于解释连接垫与内部电路的布线的布局的实例的平面视图；
[0014]图7B是用于解释连接垫与内部电路的布线的布局的实例的平面视图；
[0015]图8是用于解释根据实施例的半导体装置的制造及生产管理的方法的实例的流程图；
[0016]图9A是用于解释通过接合阵列芯片与电路芯片形成的半导体装置的结构的示意
性横截面视图；
[0017]图9B是用于解释通过接合阵列芯片与电路芯片形成的半导体装置的结构的示意性横截面视图；
[0018]图10A是用于解释连接垫与内部电路的布线的布局的实例的平面视图；
[0019]图10B是用于解释连接垫与内部电路的布线的布局的实例的平面视图；
[0020]图11A是用于解释通过接合阵列芯片与电路芯片形成的半导体装置的另一结构的示意性横截面视图；以及
[0021]图11B是用于解释通过接合阵列芯片与电路芯片形成的半导体装置的另一结构的示意性横截面视图。
具体实施方式
[0022]下文将参考附图描述实施例。
[0023](1.配置)
[0024](1
‑
1.存储器系统的配置)
[0025]图1是说明根据实施例的使用半导体装置的存储器系统的配置实例的框图。所述实施例的存储器系统包含作为半导体装置的存储器控制器1及非易失性存储器2。所述存储器系统能够连接到主机。例如，主机是例如个人计算机及移动终端的电子设备。
[0026]非易失性存储器2(其是以非易失性方式存储数据的存储器)包含例如NAND存储器(NAND快闪存储器)。非易失性存储器2是例如包含每存储器单元可存储三个位的存储器单元的NAND存储器，即，每单元3位(TLC：三电平单元)NAND存储器。应注意，非易失性存储器2可为可存储多个位的每单元1位、每单元2位、每单元4位或多电平单元NAND存储器。此外，非易失性存储器2通常包含多个存储器芯片。又此外，非易失性存储器2包含包括ESD保护元件的ESD保护单元5。
[0027]存储器控制器1根据来自主机的写入请求控制数据在非易失性存储器2中的写入。此外，存储器控制器1根据来自主机的读取请求控制数据从非易失性存储器2的读取。芯片启用信号/CE、就绪/忙碌信号/RB、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号/WE、读取启用信号RE及/RE、写入保护信号/WP、作为数据的信号DQ&lt;7：0&gt;以及数据选通信号DQS及/DQS的相应信号是在存储器控制器1与非易失性存储器2之间传输及接收。应注意，添加到信号名称的“/”表示低态有效。
[0028]例如，非易失性存储器2及存储器控制器1中的每一者被形成为半导体芯片(在后文中，也简称为“芯片”)。
[0029]芯片启用信号/CE是用于选择及启用非易失性存储器2的特定存储器芯片的信号。就绪/忙碌信号/RB是用于指示非易失性存储器2是处于就绪状态(其中可从外部接受命令的状态)还是忙碌状态(其中无法从外部接受命令的状态)的信号。存储器控制器1可通过接收就绪/忙碌信号/RB来了解非易失性存储器2的状态。命令锁存启用信号CLE是指示信号DQ&lt;7：0&gt;为命令的信号。命令锁存启用信号CLE启用作为信号DQ传输的命令以锁存到非易失性存储器2的选定存储器芯片中的命令寄存器。地址锁存启用信号ALE是指示信号DQ&lt;7：0&gt;为地址的信号。地址锁存启用信号ALE启用作为信号DQ传输的地址以锁存到非易失性存储器2的选定存储器芯片中的地址寄存器。写入启用信号/WE(其是用于在非易失性存储器2中接
纳经接收信号的信号)每当由存储器控制器1接收命令、地址及数据时被断言。在信号/WE处于“L(低)”电平时，指示非易失性存储器2接纳信号DQ&lt;7：0&gt;。
[0030]读取启用信号RE及/RE是将被存储器控制器1用来从非易失性存储器2读取数据的信号。读取启用信号RE及/RE例如用来在输出信号DQ&lt;7：0&gt;时控制非易失性存储器2的操作时序。写入保护信号/WP是用于指示非易失性存储器2禁止数据的写入及擦除的信号。信号DQ&lt;7：0&gt;是将在非易失性存储器2与存储器控制器1之间传输及接收的数据且包含命令、地址及数据。数据选通信号DQS及/DQS是用于控制信号DQ&lt;7：0&gt;的输入及输出时序的信号。
[0031]存储器控制器1包含RAM(随机存取存储器)11、处理器12、主机接口电路13、ECC(错误检查及校正)电路14及存储器接口电路15。RAM 11、处理器12、主机接口电路13、ECC电路14与存储器接口电路15通过内部总线16彼此连接。
[0032]主机接口电路13将从主机接收的请求、用户数据(写入数据)及类似者输出到内部总线16。此外，主机接口电路13将从非易失性存储器2读取的用户数据、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其包括：半导体衬底；内部电路，其提供在所述半导体衬底上；第一垫及第二垫，其连接到所述内部电路；第一ESD保护电路，其能够连接到所述第一垫；及第二ESD保护电路，其能够连接到所述第二垫，其中所述第一ESD保护电路及所述第二ESD保护电路各自包含至少一个ESD保护元件，且所述第一垫经由所述第一ESD保护电路的所述ESD保护元件连接到所述内部电路，且所述第二垫直接连接到所述内部电路。2.根据权利要求1所述的半导体装置，其中所述第一ESD保护电路包含具有不同耐受电压的多个所述ESD保护元件，且所述多个所述ESD保护元件中的仅一者连接到所述内部电路。3.根据权利要求1所述的半导体装置，其中所述第二垫是用于输入/输出数据的垫，且所述第一垫是用于输入/输出控制信号的垫。4.根据权利要求1所述的半导体装置，其进一步包括：第三垫，其连接到所述内部电路，其中所述第三垫是用于经配置以供应电力供应电压的电力供应器的垫且直接连接到所述内部电路，而无需插入ESD保护电路。5.根据权利要求3所述的半导体装置，其中用于输入/输出所述控制信号的所述垫包含用于传输/接收不同控制信号的多个垫，所述ESD保护电路是为所述多个垫中的每一者而提供，且提供在所述ESD保护电路中的所述ESD保护元件的数目根据所述控制信号的特性而不同。6.根据权利要求3所述的半导体装置，其中用于输入/输出所述控制信号的所述垫包含用于传输/接收不同控制信号的多个垫，所述ESD保护电路是为所述多个垫中的每一者而提供，且提供在所述ESD保护电路中的所述ESD保护元件的耐受电压根据所述控制信号的特性而不同。7.根据权利要求2所述的半导体装置，其中所述第二ESD保护电路包含所述ESD保护元件中的一者，且提供在所述第二ESD保护电路中的所述ESD保护元件的耐受电压等于提供在所述第一ESD保护电路中的多个所述ESD保护元件中的一者的耐受电压。8.根据权利要求1所述的半导体装置，其进一步包括：第一接触件，其包含连接到所述第一垫的一端；第二接触件，其包含连接到所述第一ESD保护电路的一端；及第三接触件，其包含连接到所述第二ESD保护电路的一端，其中所述第一接触件的另一端与所述第二接触件的另一端经由第一布线连接，且所述第三接触件的另一端接触绝缘膜。9.根据权利要求8所述的半导体装置，其进一步包括：第四接触件，其包含连接到所述第二垫的一端；及
第五接触件，其包含连接到所述内部电路的一端，其中所述第四接触件的另一端与所述第五接触件的另一端经由第二布线连接。10.根据权利要求9所述的半导体装置，其中所述第一布线及所述第二布线形成在同一层中。11.一种半导体装置，其包括：半导体衬底；存储器单元阵列，其提供在所述半导体衬底上且包含多个存储器单元；外围电路，其提供在所述半导体衬底上且经配置以控制所述存储器单元；及ESD保护电路，其经配置以保护所述存储器单元阵列或所述外围电路免受静电放电影响，...

【专利技术属性】
技术研发人员：村上英明，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：