半导体器件及其制造方法技术

方法包括：形成从衬底突出的半导体鳍；横跨半导体鳍形成伪栅极结构；使邻近伪栅极结构的区域中的半导体鳍凹进以形成凹槽；在凹槽中生长外延部件以完全覆盖半导体鳍的暴露在凹槽中的端部；修整外延部件以减小外延部件的宽度以再次暴露半导体鳍的端部的位于凹槽中的部分；在外延部件上沉积与半导体鳍的端部的暴露部分物理接触的介电层；以及用金属栅极结构替换伪栅极结构。本申请的实施例还涉及半导体器件及其制造方法。器件及其制造方法。器件及其制造方法。

【技术实现步骤摘要】
半导体器件及其制造方法


[0001]本申请的实施例涉及半导体器件及其制造方法。

技术介绍

[0002]半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片区的互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增大了处理和制造IC的复杂性。
[0003]已经引入了多栅极器件，试图通过增加栅极
‑
沟道耦合、减小截止状态电流和减小短沟道效应(SCE)来改进栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET因鳍式结构而得其名，鳍式结构从它形成在其上的衬底延伸，并且鳍式结构用于形成FET沟道。另一种多栅极器件(部分是为了解决与FinFET相关的性能挑战而引入)是全环栅(GAA)晶体管。GAA器件因栅极结构而得其名，栅极结构可以围绕沟道区域延伸，从而在四侧上提供对沟道的访问。GAA器件与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的结构允许它们在保持栅极控制和减轻SCE的同时积极地缩放。
[0004]随着半导体工业进一步发展至亚10纳米(nm)技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，不应忽略受源极/漏极(S/D)外延部件体积影响的寄生电容。特别是在诸如环形振荡器的高速电路中，具有大体积的S/D外延部件引入了额外的寄生电容，诸如在S/D外延部件和金属栅极堆叠件之间。这样的寄生电容增加了高速电路的阻容(RC)响应时间，并且恶化了电路性能。随着器件部件之间的间隔不断减小，防止相邻S/D外延部件合并为一个更大的外延部件并且引起更高的寄生电容也变得困难。更重要的是，S/D外延部件的大体积也恶化了S/D接触件和金属栅极堆叠件之间的泄漏性能。因此，虽然制造多栅极器件的现有方法在许多方面已经令人满意，但是关于所得器件的性能的挑战可能不是在所有方面都令人满意。

技术实现思路

[0005]本申请的一些实施例提供了一种制造半导体器件的方法，包括：形成从衬底突出的半导体鳍；在所述半导体鳍的侧壁上沉积隔离部件；横跨所述半导体鳍形成伪栅极结构；使邻近所述伪栅极结构的区域中的所述半导体鳍凹进以形成凹槽，其中，所述半导体鳍的位于所述伪栅极结构下面的端部暴露在所述凹槽中；在所述凹槽中生长与所述隔离部件物理接触的外延部件，其中，所述外延部件覆盖所述半导体鳍的所述端部，以免暴露在所述凹槽中；修整所述外延部件以减小所述外延部件的宽度，从而使得所述半导体鳍的端部的部分再次暴露在所述凹槽中，其中，所述外延部件的高度大于所述外延部件的减小的宽度；在所述外延部件上沉积介电层，其中，所述介电层与所述半导体鳍的所述端部的所述暴露部分物理接触；以及用金属栅极结构替换所述伪栅极结构。
[0006]本申请的另一些实施例提供了一种制造半导体器件的方法，包括：形成从衬底的第一区域突出的第一鳍和从所述衬底的第二区域突出的第二鳍；在所述第一鳍和所述第二鳍上形成伪栅极结构；使源极/漏极区域中的未由所述伪栅极结构覆盖的所述第一鳍和所述第二鳍凹进；沉积覆盖所述第二区域的第一掩模层；生长第一外延层，所述第一外延层覆盖所述第一鳍的面向所述源极/漏极区域的侧壁；重塑所述第一外延层以暴露所述第一鳍的所述侧壁的部分；去除所述第一掩模层；沉积覆盖所述第一区域的第二掩模层；生长第二外延层，所述第二外延层覆盖所述第二鳍的面向所述源极/漏极区域的侧壁，其中，所述第一外延层和所述第二外延层包括不同的材料成分；重塑所述第二外延层以暴露所述第二鳍的所述侧壁的部分；去除所述第二掩模层；在所述第一外延层和所述第二外延层上方沉积介电层，其中，所述介电层覆盖所述第一鳍和所述第二鳍的所述侧壁的所述暴露部分；以及用金属栅极结构替换所述伪栅极结构。
[0007]本申请的又一些实施例提供了一种半导体器件，包括：多个沟道层，垂直堆叠在衬底之上；导电结构，包裹所述沟道层的每个；外延部件，邻接所述沟道层的每个，其中，所述外延部件的高度大于所述外延部件的宽度；以及介电层，覆盖所述外延部件，其中，所述介电层与最顶部沟道层的至少部分物理接触。
附图说明
[0008]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术。需要强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0009]图1显示了根据本专利技术的一个或多个方面的用于形成多栅极器件的方法的流程图。
[0010]图2A、图3A、图4A、图5A、图6A、图7A和图8A示出了根据本专利技术的一个或多个方面的根据图1的方法的制造工艺期间的半导体结构的立体图。
[0011]图2B、图3B、图4B、图5B、图6B、图7B、图7C、图7D、图8B、图8C、图8D、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20和图21示出了根据本专利技术的一个或多个方面的根据图1的方法的制造工艺期间的半导体结构的截面图。
具体实施方式
[0012]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0013]此外，为了便于描述，本文可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中
的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当用“约”、“大约”等描述数值或数值范围时，该术语旨在包括所描述数值的+/
‑
10％内的数值，除非另有说明。例如，术语“约5nm”包括从4.5nm至5.5nm的尺寸范围。
[0014]本专利技术总体涉及半导体器件和制造方法，并且更具体地涉及在先进技术节点中制造具有重塑的源极/漏极(S/D)外延部件的多栅极器件。源极/漏极外延部件或源极/漏极部件可以指源极或漏极，单独或共同取决于上下文。
[0015]应该指出，多栅极器件包括其在沟道区域的至少两侧上形成栅极结构的那些晶体管。这些多栅极器件可以包括p型金属氧化物本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体器件的方法，包括：形成从衬底突出的半导体鳍；在所述半导体鳍的侧壁上沉积隔离部件；横跨所述半导体鳍形成伪栅极结构；使邻近所述伪栅极结构的区域中的所述半导体鳍凹进以形成凹槽，其中，所述半导体鳍的位于所述伪栅极结构下面的端部暴露在所述凹槽中；在所述凹槽中生长与所述隔离部件物理接触的外延部件，其中，所述外延部件覆盖所述半导体鳍的所述端部，以免暴露在所述凹槽中；修整所述外延部件以减小所述外延部件的宽度，从而使得所述半导体鳍的端部的部分再次暴露在所述凹槽中，其中，所述外延部件的高度大于所述外延部件的减小的宽度；在所述外延部件上沉积介电层，其中，所述介电层与所述半导体鳍的所述端部的所述暴露部分物理接触；以及用金属栅极结构替换所述伪栅极结构。2.根据权利要求1所述的方法，其中，修整所述外延部件也减小了所述外延部件的所述高度。3.根据权利要求2所述的方法，其中，具有所述减小的高度的所述外延部件仍然位于所述半导体鳍的最顶部部分之上。4.根据权利要求1所述的方法，其中，在生长所述外延部件之后，所述外延部件包括第一晶体表面，并且其中，修整所述外延部件减小了所述第一晶体表面的尺寸。5.根据权利要求4所述的方法，其中，在生长所述外延部件之后，所述外延部件包括位于所述第一晶体表面下方的第二晶体表面，并且其中，修整所述外延部件用非晶体表面替换所述第二晶体表面。6.根据权利要求1所述的方法，其中，所述半导体鳍的所述端部的所述部分是所述半导体鳍的顶部部分，并且其中，在修整所述外延部件之后，所述半导体鳍的底部部分保持由所述外延部件完全覆...

【专利技术属性】
技术研发人员：郑振辉，刘昌淼，郑铭龙，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：