具有改进的击穿电压的高电压MOSFET器件制造技术

本申请涉及具有改进的击穿电压的高电压MOSFET器件，根据各种实施例，提供一种MOSFET器件。MOSFET器件可以包括衬底；第一掺杂区域，设置于衬底中；第二掺杂区域，设置于衬底中，其中，第一掺杂区域与第二掺杂区域彼此横向相邻；第三掺杂区域，设置于第一掺杂区域中；第四掺杂区域，设置于第二掺杂区域中；栅极，设置于衬底上、在第一掺杂区域与第二掺杂区域上方以及在第三掺杂区域与第四掺杂区域间；以及至少一个高电阻区域，嵌入至少第二掺杂区域中，其中，第一掺杂区域具有第一导电类型，其中，第二掺杂区域、第三掺杂区域和第四掺杂区域具有第二导电类型，其中，第一导电类型与第二导电类型不同。型不同。型不同。

【技术实现步骤摘要】
具有改进的击穿电压的高电压MOSFET器件


[0001]各种实施例涉及金属氧化物场效应晶体管(metal
‑
oxide field effect transistor；MOSFET)半导体器件，特别是高电压(high voltage)嵌入式MOSFET器件，以及制造此类器件的方法。

技术介绍

[0002]MOSFET器件通常用于高电压应用。这样的MOSFET器件可以包括例如不对称MOSFET器件，例如EDMOS(扩展漏极MOSFET)器件和LDMOS(横向扩散MOSFET)器件。MOSFET晶体管可以在很宽的击穿电压(breakdown voltage)范围内工作。高电压应用的主要挑战是击穿电压(V
br
)和导通电阻(R
on
)(包括源极(R
s
)、沟道(R
ch
)、漂移(R
drift
)和漏极(R
d
)的寄生电阻之和)。在传统的MOSFET器件中，增加击穿电压也会增加导通状态下的电阻。因此，需要提供一种高V
br
、低R
on
的嵌入式MOSFET器件。

技术实现思路

[0003]根据各种实施例，可以提供一种半导体器件。半导体器件可以包括衬底；第一掺杂区域，设置于衬底中；第二掺杂区域，设置于衬底中，其中，第一掺杂区域与第二掺杂区域彼此横向相邻；第三掺杂区域，设置于第一掺杂区域中；第四掺杂区域，设置于第二掺杂区域中；栅极，设置于衬底上、在第一掺杂区域与第二掺杂区域上方以及在第三掺杂区域与第四掺杂区域之间；以及至少一个高电阻区域，嵌入至少第二掺杂区域中，其中，第一掺杂区域具有第一导电类型，其中，第二掺杂区域、第三掺杂区域和第四掺杂区域具有第二导电类型，其中，第一导电类型与第二导电类型不同。
[0004]根据半导体器件的各种实施例，至少一个高电阻区域可以嵌入在第二掺杂区域中的衬底的表面以下的深度处和第二掺杂区域的深度以上。
[0005]根据半导体器件的各种实施例，至少一个高电阻区域可以设置在第三掺杂区域和第四掺杂区域之间，以与第三掺杂区域和第四掺杂区域间隔开。
[0006]根据半导体器件的各种实施例，至少一个高电阻区域的至少一半可以嵌入第二掺杂区域中。
[0007]根据半导体器件的各种实施例，至少一个高阻区域的大部分可以嵌入第二掺杂区域中。
[0008]根据半导体器件的各种实施例，至少一个高电阻区域可以完全嵌入第二掺杂区域中。
[0009]根据半导体器件的各种实施例，至少一个高电阻区域可以包括至少一个高电阻半导体层。根据半导体器件的各种实施例，至少一个高电阻半导体区域可以包括至少一个非晶半导体层。
[0010]根据半导体器件的各种实施例，至少一个高电阻区域可以包括布置成堆叠的多个高电阻区域。根据半导体器件的各种实施例，多个高电阻区域可以布置成阶梯状堆叠。
[0011]根据半导体器件的各种实施例，至少一个高电阻区域可以包括第一高电阻区域和第二高电阻区域，第一高电阻区域设置在第二高电阻区域上方。根据各种实施例，第一高电阻区域可以与第二高电阻区域重叠。根据各种实施例，第一高电阻区域可以与第二高电阻区域完全重叠。
[0012]根据半导体器件的各种实施例，深高电阻层可以进一步设置在衬底中并且在第一掺杂区域和第二掺杂区域下方延伸。根据半导体器件的各种实施例，深高电阻层可以包括掩埋氧化物层或非晶半导体层。
[0013]根据半导体器件的各个实施例，可以在第一掺杂区域中设置第五掺杂区域，第五掺杂区域具有第一导电类型，其中第五掺杂区域与第三掺杂区域直接接触。
[0014]根据半导体器件的各种实施例，栅极可以与至少一个高电阻区域的至少一部分重叠。
[0015]根据半导体器件的各种实施例，栅极可以完全重叠至少一个高电阻区域。
[0016]根据半导体器件的各种实施例，栅极不与至少一个高电阻区域重叠。
[0017]根据半导体器件的各个实施例，第一掺杂区域可以是阱(well)区域，第二掺杂区域可以是漂移(drift)区域，第三掺杂区域可以是源极区域，以及第四掺杂区域可以是漏极区域。
[0018]有利实施例的附加特征在从属权利要求中提供。
附图说明
[0019]在附图中，相同的附图标记在不同的视图中通常指代相同的部分。附图不一定按比例绘制，而是通常将重点放在说明本专利技术的原理上。
[0020]在以下描述中，参考以下附图描述各种实施例，其中：
[0021]图1A
‑
图1C显示了根据各种非限制性实施例的器件的简化截面图。
[0022]图2A
‑
图2C显示了根据各种非限制性实施例的器件的简化截面图。
[0023]图3A和图3B显示了根据本公开的各种非限制性实施例的MOSFET器件的简化截面图。
[0024]图4A至图4J显示了根据各种非限制性实施例的用于制造MOSFET器件的工艺的简化截面图。
[0025]图5A至图5J显示了根据各种非限制性实施例的用于制造MOSFET器件的工艺的简化截面图。
[0026]图6A至图6D显示了根据各种非限制性实施例的高电阻层的另外各种配置的简化截面图。
[0027]图7显示说明根据各种非限制性实施例的用于制造器件的过程的简化流程图。
[0028]图8显示说明根据各种非限制性实施例的用于制造器件的过程的简化流程图。
[0029]图9是示出根据本公开的各种器件的击穿电压的IV曲线图。
[0030]图10是示出根据本公开的各种器件的击穿电压的恒定V
g
下的I
d
V
d
曲线图。
具体实施方式
[0031]本公开一般涉及提高击穿电压，同时保持MOSFET器件中的低器件导通电阻。各种
实施例涉及用于高电压应用的MOSFET器件。各种实施例在漂移区域中包括至少一个嵌入的非晶层(amorphous layer)。本公开的高电压MOSFET器件提供改进的击穿电压(V
br
)而不损害低器件导通(ON)电阻(R
on
)，即，MOSFET器件工作时的电阻。各种实施例涉及可以集成到具有改进的高电压性能的半导体器件中的MOSFET器件。
[0032]下面参考附图中所示的非限制性示例更全面地解释本专利技术的方面及其某些特征、优点和细节。省略了众所周知的材料、制造工具、加工技术等的描述，以免不必要地使本专利技术的细节变得模糊。然而，应当理解，详细描述和具体示例虽然指示了本专利技术的方面，但仅以说明的方式给出，而不以限制的方式给出。根据本公开，在基本专利技术概念的精神和/或范围内的各种替换、修改、添加和/或布置对于本领域技术人员来说将是显而易见的。
[0033]近似语言，如在整个说明书和权利要求书中所使用的，可以应用于修改任何可以允许变化而不导致与其相关本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底；第一掺杂区域，设置于所述衬底中；第二掺杂区域，设置于所述衬底中，其中，所述第一掺杂区域与所述第二掺杂区域彼此横向相邻；第三掺杂区域，设置于所述第一掺杂区域中；第四掺杂区域，设置于所述第二掺杂区域中；栅极，设置于所述衬底上、在所述第一掺杂区域与所述第二掺杂区域上方、以及在所述第三掺杂区域与所述第四掺杂区域间；以及至少一个高电阻区域，嵌入至少所述第二掺杂区域中，其中，所述第一掺杂区域具有第一导电类型，其中，所述第二掺杂区域、所述第三掺杂区域和所述第四掺杂区域具有第二导电类型，其中，所述第一导电类型与所述第二导电类型不同。2.根据权利要求1所述的半导体器件，其特征在于，所述至少一个高电阻区域嵌入在所述第二掺杂区域中的所述衬底的表面以下的深度处和所述第二掺杂区域的深度以上。3.根据权利要求1所述的半导体器件，其特征在于，所述至少一个高电阻区域设置于所述第三掺杂区域与所述第四掺杂区域间，以与所述第三掺杂区域与所述第四掺杂区域间隔开。4.根据权利要求3所述的半导体器件，其特征在于，所述至少一个高电阻区域的至少一半嵌入所述第二掺杂区域中。5.根据权利要求4所述的半导体器件，其特征在于，所述至少一个高电阻区域的大部分嵌入所述第二掺杂区域中。6.根据权利要求4所述的半导体器件，其特征在于，所述至少一个高电阻区域完全嵌入所述第二掺杂区域中。7.根据权利要求4所述的半导体器件，其特征在于，所述至少一个高电阻区域包括至少一个高电阻半导体层。8.根据权利要求7所述的半导体器件，其特征在于，所述至少一个高电阻半导体区域包括至少一个非晶半导体层。9.根据权利要求4所述...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：新加坡商格罗方德半导体私人有限公司，
类型：发明
国别省市：