晶体管和制造晶体管的方法技术

本发明专利技术涉及晶体管和制造晶体管的方法，晶体管可以包括缓冲层、缓冲层上的源极和漏极接触件、缓冲层上的阻挡层、阻挡层上的导电构件、介电堆叠和栅极金属。阻挡层可以在源极接触件和漏极接触件之间。导电构件可以包括p掺杂的III

【技术实现步骤摘要】
晶体管和制造晶体管的方法


[0001]各种实施例涉及晶体管和制造晶体管的方法。特别地，各种实施例涉及高电子迁移率晶体管。

技术介绍

[0002]高电子迁移率晶体管(HEMT)是场效应晶体管，其中沟道是具有不同带隙的两种半导体材料之间的界面。有鉴于HEMT能够承受高电压并在高频下工作，它们是理想的电源开关。已经开发了各种技术来使HEMT能够在增强模式下运行，从而使HEMT正常关闭并需要在栅极上施加正偏压以传导电流。其中，p
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GaN栅极HEMT能够在实现常关操作(normally
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off operation)和易于量产之间取得良好的平衡。然而，当漏极电压在具有高漏极偏置的关断状态(OFF
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state)和具有高电流的导通状态(ON
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state)之间切换时，p
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GaN栅极HEMT容易受到阈值电压的不稳定性影响。

技术实现思路

[0003]根据各种实施例，晶体管可以包括缓冲层、缓冲层上的源极和漏极接触件、缓冲层上的阻挡层、阻挡层上的导电构件、介电堆叠和栅极金属。阻挡层可以在源极接触件和漏极接触件之间。导电构件可以包括p掺杂的III
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V族化合物。介电堆叠可以在阻挡层上和在导电构件上。介电堆叠可以包括第一介电层和在第一介电层上的第二介电层。第一沟槽可以穿过介电堆叠延伸到导电构件。第二沟槽可以穿过介电堆叠延伸到第一介电层。栅极金属可以在介电堆叠上。栅极金属可以通过第一沟槽接触导电构件并且可以通过第二沟槽接触第一介电层。
[0004]根据各种实施例，可以提供一种制造晶体管的方法。该方法可以包括在缓冲层上形成源极和漏极接触件。该方法还可以包括在缓冲层上、源极接触件和漏极接触件之间形成阻挡层。该方法还可以包括在阻挡层上形成导电构件。导电构件可以包括p掺杂的III
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V族化合物。该方法还可以包括在阻挡层上和导电构件上形成介电堆叠。介电堆叠可以包括第一介电层和在第一介电层上的第二介电层。该方法可以包括在介电堆叠中形成第一沟槽和第二沟槽。第一沟槽可以延伸到导电构件。第二沟槽可以延伸到第一介电层。该方法还可以包括在介电堆叠上形成栅极金属。栅极金属可以通过第一沟槽接触导电构件，并且可以通过第二沟槽接触第一介电层。
附图说明
[0005]在附图中，相同的附图标记在不同的视图中通常表示相同的部分。附图不一定按比例绘制，而是重点通常放在说明本专利技术的原理上。在以下描述中，参考以下附图描述了各种实施例，其中：
[0006]图1A示出了根据各种非限制性实施例的晶体管的简化截面图。
[0007]图1B示出了根据各种非限制性实施例的晶体管的简化截面图。
[0008]图2A至图2F示出了根据各种非限制性实施例说明制造图1的晶体管的方法的简化截面图。
[0009]图3A示出了根据替代的非限制性实施例的晶体管的简化截面图。
[0010]图3B示出了根据替代的非限制性实施例的晶体管的简化截面图。
[0011]图4A至图4D示出了根据各种非限制性实施例说明制造图3的晶体管的方法的简化截面图。
[0012]图5A示出了图1的晶体管的部分截面中的电场的模拟热图。
[0013]图5B示出了现有技术晶体管的部分截面中的电场的模拟热图，用于与图5A进行比较。
[0014]图6是示出图1的晶体管的漏极电流(ID)如何随漏极电压(VD)变化的曲线图。
[0015]图7是示出对于图1的晶体管的ID如何随VD变化的曲线图。
[0016]图8是示出对于各种类型的晶体管，在1V的漏极电压下导通电阻如何随栅极电压变化的曲线图。
[0017]图9A是示出图1的晶体管的漏电流如何随栅极电压变化的曲线图。
[0018]图9B示出了图9A的曲线图的放大视图，漏电流值为
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2.00E
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05至1.00E
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04。
[0019]图10示出了根据各种非限制性实施例的制造晶体管的方法的流程图。
具体实施方式
[0020]实施例一般涉及晶体管。例如，一些实施例涉及具有延伸到介电堆叠中的凹槽中的栅极金属并且在栅极金属下方具有p
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GaN区域的晶体管。
[0021]本专利技术的各方面及其某些特征、优点和细节将在下面参考附图中所示的非限制性示例进行更全面的解释。省略对众所周知的材料、制造工具、加工技术等的描述，以免不必要地混淆本专利技术的细节。然而，应当理解，详细描述和具体实施例虽然表明了本专利技术的一些方面，但仅作为说明给出，而不是作为限制。根据本公开，在基本专利技术构思的精神和/或范围内的各种替换、修改、添加和/或布置对于本领域技术人员来说将是显而易见的。
[0022]在整个说明书和权利要求书中使用的近似语言可以用于修改任何定量表示，该表示可以允许变化而不导致与其相关的基本功能的改变。因此，由一个或多个术语(例如“大约”、“约”)修饰的值不限于指定的精确值。在某些情况下，近似语言可能对应于测量值的仪器的精度。此外，方向由一个或多个术语修改，例如“基本上”以表示将在半导体工业的正常容限内应用该方向。例如，“基本上平行”是指在半导体行业的正常公差范围内在同一方向上很大程度上延伸，而“基本上垂直”是指以九十度的角度加上或减去半导体产业的正常公差。
[0023]本文使用的术语仅用于描述特定示例的目的，并不旨在限制本专利技术。如本文所用，单数形式“a”、“an”和“the”也旨在包括复数形式，除非上下文另有明确指示。将进一步理解，术语“包括”(和任何形式的包括，例如“包括(comprises)”和“包括(comprising)”)、“具有”(以及任何形式的具有，例如“具有(has)”和“具有(having)”)、“包含(以及任何形式的包含，例如“包含(includes)”和“包含(including)”)和“含有”(以及任何形式的含有，例如“含有(contains)”和“含有(containing)”)是开放式连接动词。因此，“包含”、“具有”、“包括”或“含有”一个或多个步骤或组件的方法或装置拥有那些一个或多个步骤或组件，但不
限于仅拥有那些一个或多个步骤或组件。同样，“包括”、“具有”、“包含”或“含有”一个或多个特征的方法的步骤或装置的组件拥有那些一个或多个特征，但不限于仅拥有那些一个或多个特征。此外，以某种方式配置的装置或结构至少以该方式配置，但也可以以未列出的方式配置。
[0024]如本文所用，术语“连接”在用于指代两个物理组件时表示两个物理组件之间的直接连接。然而，术语“耦合”可以表示直接连接或通过一个或多个中间组件的连接。
[0025]如本文所用，术语“可能”和“可能是”表示在一组情况下发生的可能性；管有指明的财产、特征或功能；和/或通过表达与限定动词相关的能力、能力或可能性中的一个或多个来限定另一个动词。因此，“可能”和“可能是”的用法表明修改本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶体管，包括：缓冲层；源极接触件和漏极接触件，位在该缓冲层上，阻挡层，位在该缓冲层上，其中，该阻挡层配置在该源极接触件和该漏极接触件之间；导电构件，位在该阻挡层上，其中，该导电构件包括p掺杂的III
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V族化合物；介电堆叠，位在该阻挡层上和该导电构件上，其中，该介电堆叠包括第一介电层和在该第一介电层上的第二介电层，第一沟槽和第二沟槽，该第一沟槽穿过该介电堆叠延伸至该导电构件，该第二沟槽穿过该介电堆叠延伸至该第一介电层；以及栅极金属，位在该介电堆叠上，其中，该栅极金属通过该第一沟槽接触该导电构件，并且其中，该栅极金属通过该第二沟槽接触该第一介电层。2.根据权利要求1所述的晶体管，其中，该介电堆叠的该第二沟槽位于该漏极接触件和该导电构件之间。3.根据权利要求1所述的晶体管，其中，该栅极金属至少部分地设置在该第二介电层上。4.根据权利要求1所述的晶体管，其中，该导电构件具有与该阻挡层接触的表面和横向于该表面的侧壁，其中，该第一介电层接触该导电构件的该侧壁。5.根据权利要求1所述的晶体管，其中，该第二沟槽比该第一沟槽宽。6.根据权利要求1所述的晶体管，其中，该第二沟槽与该第一沟槽相邻。7.根据权利要求1所述的晶体管，其中，该第二沟槽比该第一沟槽深。8.根据权利要求1所述的晶体管，其中，该第一沟槽配置在该导电构件上方。9.根据权利要求1所述的晶体管，其中，该阻挡层具有凹槽，以及该第一介电层延伸到该凹槽中，其中，该第二沟槽形成在该凹槽上方。10.根据权利要求1所述的晶体管，其中，该第二介电层比该第一介电层厚。11.根据权利要求1所述的晶体管，其中，该缓冲层包括III
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V族半导体材料。12.根据权利要求1所述的晶体管，其中，该第二介电层具有与该...

【专利技术属性】
技术研发人员：雷嘉成，J，
申请(专利权)人：新加坡商格罗方德半导体私人有限公司，
类型：发明
国别省市：