实施例提供了能够执行漂移补偿操作而不降低数据传输效率的半导体装置、存储器系统和校正从存储器控制器发送到存储器装置的信号的方法。一种半导体装置包括：漂移检测电路，其检索先前确定的在第一定时通过电路元件的基准信号的第一延迟量，确定在第二定时通过电路元件的基准信号的第二延迟量，以及输出作为第一延迟量与第二延迟量之差的漂移量；以及延迟量调整电路，其检索先前确定的在第一定时发送到外部装置的第一信号的第三延迟量，基于第三延迟量和漂移量确定第四延迟量作为要在第二定时之后的一时段内应用于第一信号的延迟量，以及将已被应用第四延迟量的第一信号发送到外部装置。外部装置。外部装置。
【技术实现步骤摘要】
半导体装置、存储器系统和校正从存储器控制器发送到存储器装置的信号的方法
[0001]相关申请的交叉引用
[0002]本申请基于并要求2022年2月22日提交的日本专利申请2022
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026051的优先权，其全部内容通过引用并入本文中。
[0003]本文描述的实施例一般地涉及半导体装置、存储器系统(memory system)和校正从存储器控制器发送到存储器装置的信号的方法。
技术介绍
[0004]存储器系统的控制器具有用于校正信号延迟量的定时(timing)调整功能。当温度或电压改变时，信号的延迟量改变。因此，需要执行漂移补偿操作以根据改变的延迟量重新调整定时。然而，当漂移补偿操作用时较长时，数据传输效率会在执行选定通道(channel)的漂移补偿操作时降低。
技术实现思路
[0005]实施例提供了能够执行漂移补偿操作而不降低数据传输效率的半导体装置、存储器系统和校正从存储器控制器发送到存储器装置的信号的方法。
[0006]一般而言，根据一个实施例，一种半导体装置包括漂移检测电路和延迟量调整电路。所述漂移检测电路被配置为检索(retrieve)先前确定的在第一定时(first timing)通过电路元件的基准信号的第一延迟量，确定在所述第一定时之后的第二定时通过所述电路元件的所述基准信号的第二延迟量，以及输出作为所述第一延迟量与所述第二延迟量之差的漂移量。所述延迟量调整电路检索先前确定的在所述第一定时发送到所述半导体装置的外部装置的第一信号的第三延迟量，基于所述第三延迟量和所述漂移量确定第四延迟量作为要在所述第二定时之后的一时段内应用于所述第一信号的延迟量，以及将已被应用所述第四延迟量的所述第一信号发送到所述外部装置。
附图说明
[0007]图1是示出根据第一实施例的连接到主机的存储器系统的配置的框图。
[0008]图2是示出根据第一实施例的定时调整电路的配置的示例的框图。
[0009]图3是示出根据第一实施例的定时调整电路的详细配置的示例的框图。
[0010]图4A是示出根据第一实施例的主延迟锁定环电路(MDLL电路)的示例的框图。
[0011]图4B是示出根据第一实施例的MDLL电路的操作的示例的时序图。
[0012]图5是示出根据第一实施例的可变延迟电路的配置的示例的框图。
[0013]图6是示出根据第一实施例的训练时的处理流程的示例的流程图。
[0014]图7是示出根据第一实施例的漂移补偿量的计算方法的图。
[0015]图8是示出根据第一实施例的在计算漂移补偿量时减少计算量的方法的图。
[0016]图9是示出根据第二实施例的定时调整电路的配置的框图。
[0017]图10是示出根据第二实施例的占空比校正(DCC)电路的详细配置的框图。
[0018]图11是示出根据第三实施例的定时调整电路的配置的框图。
[0019]图12是示出根据第三实施例的第一修改例的定时调整电路的配置的框图。
[0020]图13是示出根据第三实施例的第二修改例的定时调整电路的配置的框图。
[0021]图14是示出根据第三实施例的第三修改例的定时调整电路的配置的框图。
[0022]图15是示出根据第四实施例的定时调整电路的配置的框图。
[0023]图16是示出根据第五实施例的定时调整电路的配置的框图。
具体实施方式
[0024]在下文中，将参考附图描述实施例。
[0025](第一实施例)
[0026]图1是示出根据第一实施例的连接到主机的存储器系统的配置的框图。如图1所示，存储器系统1包括半导体装置2和存储器装置3。存储器系统1可以连接到主机装置4。主机装置4例如是电子装置，例如个人计算机或移动终端。
[0027]存储器装置3例如是诸如NAND闪速存储器的非易失性存储器。在下文中，将存储器装置3称为NAND闪速存储器3。NAND闪速存储器3包括一个或多个存储器芯片3A。
[0028]半导体装置2可以实现为诸如片上系统(SoC)的电路。半导体装置2的每个功能可以通过专用硬件、执行程序的处理器或它们的组合来实现。半导体装置2用作被配置为控制NAND闪速存储器3的存储器控制器。在下文中，半导体装置2被称为存储器控制器2。存储器控制器2包括控制单元5和一个或多个NAND接口(I/F)电路6。控制单元5和NAND I/F电路6通过总线彼此连接。控制单元5和NAND I/F电路6可以被配置为独立的半导体装置。
[0029]一个或多个NAND接口(I/F)电路6和NAND闪速存储器3的一个或多个存储器芯片3A分别通过一个或多个通道7彼此电连接。每个通道7具有将多条信号线捆束在一起的配置。存储器控制器2可以单独控制每个通道7。通过单独控制一个或多个通道7，存储器控制器2可以同时操作连接到不同通道7的一个或多个存储器芯片3A。在存储器控制器2和存储器芯片3A之间发送/接收数据的通道7被称为选定通道。不在存储器控制器2和存储器芯片3A之间发送/接收数据的通道7被称为非选定通道。
[0030]主机装置4和存储器控制器2(更具体地，控制单元5)通过预定接口彼此连接。作为接口，可以采用各种接口，例如嵌入式多媒体卡(eMMC)的并行接口、外围组件快速互连(PCIe)的串行扩展接口，以及M
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PHY的高速串行接口。在主机装置4和存储器控制器2的每一者中，内置有与各种接口中所采用的接口相对应的接口电路。
[0031]主机装置4向控制单元5发出写入请求或读取请求。根据来自主机装置4的请求，控制单元5控制将数据写入NAND闪速存储器3中，以及从NAND闪速存储器3读取数据。
[0032]NAND I/F电路6电连接存储器控制器2和NAND闪速存储器3。NAND I/F电路6符合诸如切换双倍数据速率(Toggle DDR)和开放式NAND闪速存储器接口(ONFI)的各种接口标准。
[0033]存储器控制器2(更具体地，NAND I/F电路6)和NAND闪速存储器3通过设置在通道7中的多条信号线发送/接收各种信号。各种信号例如包括八个数据信号DQ<7:0>，以及两个
数据选通信号(strobe signal)DQS和DQSn。八个数据信号DQ<7:0>例如包括命令、地址、数据和状态。在存储器控制器2和NAND闪速存储器3之间发送/接收的各种信号还可以包括芯片使能信号CEn、就绪/忙信号RBn、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号RE和REn、以及写保护信号WPn。这里，在信号名称中添加“n”表示该信号是低态有效信号(active
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low signal)。
[0034]NAND I/F电路6包括定时调整电路6A。定时调整电路6A对诸如数据信号DQ<7:0>本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，包括：漂移检测电路，其被配置为检索先前确定的在第一定时通过电路元件的基准信号的第一延迟量，确定在所述第一定时之后的第二定时通过所述电路元件的所述基准信号的第二延迟量，以及输出作为所述第一延迟量与所述第二延迟量之差的漂移量；以及延迟量调整电路，其被配置为检索先前确定的在所述第一定时发送到所述半导体装置的外部装置的第一信号的第三延迟量，基于所述第三延迟量和所述漂移量确定第四延迟量作为要在所述第二定时之后的一时段内应用于所述第一信号的延迟量，以及将已被应用所述第四延迟量的所述第一信号发送到所述外部装置。2.根据权利要求1所述的半导体装置，其中，所述延迟量调整电路通过将所述漂移量乘以所述第三延迟量与所述第一延迟量的比率来确定漂移补偿量，以及基于所述漂移补偿量和所述第三延迟量确定所述第四延迟量。3.根据权利要求2所述的半导体装置，其中，所述延迟量调整电路通过将所述漂移补偿量与所述第三延迟量相加来确定所述第四延迟量。4.根据权利要求2所述的半导体装置，其中所述漂移检测电路包括多个第一延迟元件，将在所述第一定时具有与所述基准信号的第一周期相对应的总延迟量的所述第一延迟元件的数量确定为第一设定值，以及将在所述第二定时具有与所述基准信号的所述第一周期相对应的总延迟量的所述第一延迟元件的数量确定为第二设定值，以及所述延迟量调整电路基于第一差值确定所述漂移补偿量，所述第一差值是对所述第一设定值与所述第二设定值之差执行位移操作的结果。5.根据权利要求4所述的半导体装置，其中所述延迟量调整电路包括多个第二延迟元件，所述第一延迟元件和所述第二延迟元件中的每一者具有相同的延迟量，以及所述延迟量调整电路将具有与所述第三延迟量相对应的总延迟量的所述第二延迟元件的数量确定为第三设定值，以及基于将所述第一差值与所述第三设定值相加的结果确定所述第四延迟量。6.根据权利要求4所述的半导体装置，其中，所述漂移检测电路基于所述第三延迟量与所述第一延迟量的比率确定所述位移操作的移位量。7.根据权利要求1所述的半导体装置，其中所述电路元件是延迟电路，以及所述漂移检测电路生成具有第一周期的基准信号，以及基于所述基准信号通过所述延迟电路中的多个延迟元件所需的时间段确定所述第一延迟量。8.根据权利要求1所述的半导体装置，其中，所述第一延迟量和所述第三延迟量在训练时被确定。9.根据权利要求1所述的半导体装置，还包括：基准电路，其被配置为生成基准时钟，所述基准时钟不会由于第一范围内的温度变化和第二范围内的电压变化而变化，其中，所述基准时钟作为所述基准信号被提供给所述漂移检测电路。10.根据权利要求1所述的半导体装置，还包括：
占空比调整电路，其被配置为基于所...
【专利技术属性】
技术研发人员：安田阳平，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：
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