本发明专利技术提供一种能够进行抑制了消耗电力的编程的半导体装置及编程方法。本发明专利技术的NAND型闪速存储器的编程方法准备高速编程用区块与用于最终存储数据的回写用区块，在省电模式时响应于从外部输入的编程指令，在高速编程用区块的偶数页与奇数页分别高速编程1/2页的数据，其后，在消除了省电模式时，从高速编程用区块读出数据，将所读出的数据通常编程至回写用区块。区块。区块。
【技术实现步骤摘要】
半导体装置及编程方法
[0001]本专利技术涉及一种与非(NAND)型闪速存储器等半导体装置，特别涉及一种能够以低电力运行的编程方法。
技术介绍
[0002]在NAND型闪速存储器的编程中，为了控制存储单元的阈值分布，使用增量步进脉冲编程(Incremental Step Pulse Program，ISPP)方式。ISPP对选择页施加编程脉冲Vpgm0，对在编程验证(program verify)中被判定为不合格的存储单元施加比编程脉冲Vpgm0高一个阶跃电压(step voltage)的编程脉冲Vpgm1，由此能够实现阈值分布宽度的窄带化(例如，日本专利5583185号公报)。
[0003]利用太阳能发电或电池等的物联网(Internet of Things，IoT)设备要求在太阳能发电事实上停止的夜间、或者电池余量变少时等电力供给不充分的期间，以抑制电力消耗的省电模式运行。
[0004]在对此种IoT设备搭载了NAND型闪速存储器的情况下，要求NAND型闪速存储器也以低电力运行。然而，当在闪速存储器中进行编程时，对选择页施加例如20V左右的编程电压，对非选择页施加例如10V左右的通过电压，对于编程需要相对较大的电力。另外，若编程验证不合格，则反复进行编程直至合格，因此进一步消耗电力。
技术实现思路
[0005]本专利技术解决此种现有的问题，其目的在于提供一种能够进行抑制了消耗电力的编程的半导体装置及编程方法。
[0006]本专利技术的NAND型闪速存储器的编程方法包括：将至少一个区块分配给高速编程用区块，并将至少一个区块分配给用于最终存储数据的存储用区块的步骤；响应于从外部输入的编程指令，在高速编程用区块的所选择的两个页分别高速编程1/2页的数据的步骤；以及读出高速编程用区块的所选择的两个页的数据，将所读出的数据通常编程至所述存储用区块的步骤。
[0007]本专利技术的半导体装置包括：NAND型存储单元阵列；以及编程部件，在所述存储单元阵列的选择页进行编程，所述编程部件包括通常编程模式与高速编程模式，所述高速编程模式包括：将至少一个区块分配给高速编程用区块，并将至少一个区块分配给用于最终存储数据的存储用区块；响应于从外部输入的编程指令，在高速编程用区块的所选择的两个页分别高速编程1/2页的数据；以及读出高速编程用区块的所选择的两个页的数据，将所读出的数据通常编程至所述存储用区块。
[0008]根据本专利技术，在高速编程用区块分别高速编程1/2页的数据，因此相较于通常的编程，可抑制由高速编程引起的消耗电力。
附图说明
[0009]图1是本专利技术实施例的NAND型闪速存储器的结构的框图。
[0010]图2是本专利技术实施例的存储单元阵列及字线选择/驱动电路的结构的图。
[0011]图3是本专利技术实施例的低电力/高速编程模式的功能的图。
[0012]图4是说明低电力/高速编程模式的区块管理的动作的图。
[0013]图5是回写用区块与高速编程用区块的分配例的图。
[0014]图6是说明低电力/高速编程模式的高速编程的动作的图。
[0015]图7是说明低电力/高速编程模式的高速编程的图。
[0016]图8是低电力/高速编程模式的高速编程动作时的电压波形的图。
[0017]图9是说明低电力/高速编程模式的回写的动作的图。
[0018]图10是说明低电力/高速编程模式的回写的图。
[0019]图11是基于低电力/高速编程模式的区块管理的新的回写用区块与高速编程用区块的分配例的图。
[0020][符号的说明][0021]100：闪速存储器
[0022]110：存储单元阵列
[0023]120：输入/输出缓冲器
[0024]130：地址寄存器
[0025]140：控制器
[0026]150：字线选择/驱动电路
[0027]152：区块选择电路
[0028]154：区块选择晶体管
[0029]156：驱动电路
[0030]156A：短路电路
[0031]156B：放电电路
[0032]160：页缓冲器/感测电路
[0033]170：列选择电路
[0034]180：内部电压产生电路
[0035]190：位线选择电路
[0036]Ax：行地址信息
[0037]Ay：列地址信息
[0038]BL0、BL1～BLn
‑
2、BLn
‑
1：位线
[0039]BLe：偶数位线/位线
[0040]BLK0、BLK1～BLKm
‑
1：区块
[0041]BLK12：回写用区块/区块
[0042]BLK13、BLK14：高速编程用区块/区块
[0043]BLo：奇数位线/位线
[0044]BSEL：区块选择信号
[0045]ExVDD：外部电源电压
[0046]MC0、MC1～MC30、MC31：存储单元
[0047]NU：NAND串
[0048]P0、P2、P4、P6：页/偶数页
[0049]P1、P3、P5、P7：页/奇数页
[0050]S10：区块管理/步骤
[0051]S20：高速编程/步骤
[0052]S30：回写/步骤
[0053]S100、S110、S120、S200、S210、S220、S300、S310、S320、S330、S340：步骤
[0054]SGD、SGS：选择栅极线
[0055]SL：源极线
[0056]TR1：位线侧选择晶体管
[0057]TR2：源极线侧选择晶体管
[0058]t1、t2、t3、t4、t5、t6、t7、t8、t9：时刻
[0059]Vers：擦除电压
[0060]Vpass：通过电压
[0061]Vpgm、Vpgm1、Vpgm2、VWW：编程电压
[0062]Vpgm0：编程脉冲
[0063]Vread：读出电压
[0064]WL0、WL1～WL30、WL31：字线
[0065]WL
‑
SL：选择字线
[0066]WL
‑
inh1、WL
‑
inh2：非选择字线
具体实施方式
[0067]本专利技术的半导体装置例如为NAND型闪速存储器、或者嵌入此种闪速存储器的微处理器、微控制器、逻辑、专用集成电路(Application Specific Integrated Circuit，ASIC)、对图像或声音进行处理的处理器、对无线信号等信号进行处理的处理器等。在以下的说明中，例示NAND型闪速存储器。
[0068]如图1所示，本实施例的闪速存储器100包括如下构件：存储单元阵列110，形成有多个存储单元；输入/输出缓冲器120，与外本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种编程方法，是与非型闪速存储器的编程方法，包括：将至少一个区块分配给高速编程用区块，并将至少一个区块分配给用于最终存储数据的存储用区块的步骤；响应于从外部输入的编程指令，在所述高速编程用区块的所选择的两个页分别高速编程1/2页的数据的步骤；以及读出所述高速编程用区块的所选择的两个页的数据，将所读出的数据通常编程至所述存储用区块的步骤。2.根据权利要求1所述的编程方法，其中，所述高速编程的步骤与所述通常编程的步骤相比，编程脉冲的电压低，且由验证不合格引起的编程脉冲的施加次数少。3.根据权利要求1或2所述的编程方法，其中，所述高速编程的步骤包括：在进行编程验证时，使保持编程电压的选择字线及保持编程通过电压的非选择字线短路，使短路的字线共享一定电位之后，对所述选择字线施加验证读出电压，对所述非选择字线施加读出通过电压。4.根据权利要求3所述的编程方法，其中，所述高速编程的步骤还包括对短路的字线的一个或多个字线进行放电的步骤，通过所述放电步骤而生成所述一定电位。5.根据权利要求1或2所述的编程方法，其中，所述高速编程的步骤是在电力消耗受到限制的期间或省电模式时实施，所述通常编程的步骤是在电力消耗不受限制的期间或解除了省电模式的期间实施。6.根据权利要求1或2所述的编程方法，其中，所述高速编程的步骤在所述高速编程用区块的偶数页与奇数页分别编程1/2页的数据。7.根据权利要求1或2所述的编程方法，其中，所述高速编程的步骤将所述高速编程用区块编程为棋盘图案。8.根据权利要求7所述的编程方法，其中，所述棋盘图案是通过偶数页的偶数位或奇数位、与奇数页的奇数位或偶数位的编程而生成。9.根据权利要求6所述的编程方法，其中，所述高速编程的步骤包括以所述高速编程用区块的页P0、页P3、页P4、页P7、
【专利技术属性】
技术研发人员：矢野胜，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：
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