半导体存储装置及使半导体存储装置中的第1配线及第2配线的电压升压的方法制造方法及图纸

实施方式提供一种能够提高动作速度的半导体存储装置及使半导体存储装置中的第1配线及第2配线的电压升压的方法。实施方式的半导体存储装置具备：第1字线，连接于第1记忆胞；第2字线，连接于第2记忆胞；以及电压产生电路14。电压产生电路14向电连接于第1字线的配线LOUT1供给电压VOUT1，且向电连接于第2字线的配线LOUT2供给电压VOUT2。电压产生电路14具备：调节器141_1，向配线LOUT1输出电压VOUT1，并且与电压VOUT1对应而输出第1信号；调节器141_2，向配线LOUT2输出电压VOUT2，并且与电压VOUT2对应而输出第2信号；以及开关电路，基于第1信号或第2信号的至少任一信号，将配线LOUT1与配线LOUT2之间保持为连接状态或阻断状态的任一状态。状态的任一状态。状态的任一状态。

【技术实现步骤摘要】
半导体存储装置及使半导体存储装置中的第1配线及第2配线的电压升压的方法
[0001]分案申请的相关信息
[0002]本案是分案申请。该分案的母案是申请日为2019年6月25日、申请号201910554490.2、专利技术名称为“半导体存储装置”的专利技术专利申请案。
[0003][相关申请][0004]本申请享有以日本专利申请2018
‑
239621号(申请日：2018年12月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0005]实施方式涉及一种半导体存储装置。

技术介绍

[0006]已知有将记忆胞三维排列的半导体存储装置。

技术实现思路

[0007]实施方式提供一种能够提高动作速度的半导体存储装置。
[0008]实施方式的半导体存储装置具备：第1字线，连接于第1记忆胞；第2字线，连接于第2记忆胞；以及电压产生电路，向电连接于所述第1字线的第1配线供给第1电压，且向电连接于所述第2字线的第2配线供给第2电压。所述电压产生电路具备：第1调节器，向所述第1配线输出所述第1电压，并且与所述第1电压对应而输出第1信号；第2调节器，向所述第2配线输出所述第2电压，并且与所述第2电压对应而输出第2信号；以及开关电路，基于所述第1信号或所述第2信号的至少任一信号，将所述第1配线与所述第2配线之间保持为连接状态或阻断状态的任一状态。
附图说明
[0009]图1是表示第1实施方式的半导体存储装置的构成的区块图。/>[0010]图2是第1实施方式中的记忆胞阵列所具有的区块的电路图。
[0011]图3是第1实施方式中的区块的一部分区域的剖视图。
[0012]图4是表示第1实施方式中的记忆胞晶体管可取的数据及其阈值电压分布的图。
[0013]图5是表示第1实施方式中的行解码器及驱动器的构成的电路图。
[0014]图6是表示第1实施方式中的电压产生电路的构成的图。
[0015]图7是表示第1实施方式中的调节器群的构成的电路图。
[0016]图8是表示第1实施方式中的调节器群的动作的电压波形图。
[0017]图9是表示第2实施方式中的调节器群的构成的电路图。
[0018]图10是表示第2实施方式中的调节器群的动作的电压波形图。
[0019]图11是表示第3实施方式中的调节器群的构成的电路图。
[0020]图12是表示第3实施方式中的调节器群的另一第1构成例的电路图。
[0021]图13是表示第3实施方式中的调节器群的另一第2构成例的电路图。
[0022]图14是表示第4实施方式中的调节器群的构成的电路图。
[0023]图15是表示第4实施方式中的调节器群的动作的电压波形图。
[0024]图16是表示第4实施方式中的调节器群的另一构成例的电路图。
具体实施方式
[0025]在以下的实施方式的说明中，对具有相同功能及构成的构成要素标注相同符号。另外，以下所示的各实施方式是例示用以将该实施方式的技术思想具体化的装置或方法，并非将构成零件的材质、形状、构造、配置等特定于下述构成零件。
[0026]各功能区块可由硬件、计算机软件的任一者或将两者组合来实现。不必如以下的例子般对各功能区块加以区分。例如，一部分功能也可通过与例示的功能区块不同的功能区块来执行。进而，也可将例示的功能区块分割为更细致的功能子区块。此处，作为半导体存储装置，以在半导体基板的上方积层有记忆胞晶体管的三维积层型NAND(Not And，与非)型闪存为例子而列举进行说明。
[0027]1.第1实施方式
[0028]以下，对第1实施方式的半导体存储装置进行说明。
[0029]1.1半导体存储装置的构成
[0030]利用图1，对第1实施方式的半导体存储装置的构成进行说明。图1是表示第1实施方式的半导体存储装置的构成的区块图。
[0031]半导体存储装置10是非易失地存储数据的存储器，且具备多个记忆胞。如图1所示，半导体存储装置10具备记忆胞阵列11、行解码器12、驱动器13、电压产生电路14、感测放大器15、地址寄存器16、指令寄存器17、及定序器18。另外，例如在半导体存储装置10的外部经由NAND总线连接控制器20。控制器20访问半导体存储装置10，对半导体存储装置10进行控制。下文对NAND总线及控制器20的详情进行叙述。
[0032]记忆胞阵列11具备包含与行及列建立对应关系的多个非易失性记忆胞的多个区块BLK0、BLK1、BLK2、
…
BLKn(n为0以上的整数)。以下，在记为区块BLK的情况下，表示各个区块BLK0～BLKn。记忆胞阵列11存储由控制器20给出的数据。下文对记忆胞阵列11及区块BLK的详情进行叙述。
[0033]行解码器12选择区块BLK的任一个，进而选择所选择的区块BLK中的字线。下文对行解码器12的详情进行叙述。
[0034]驱动器13经由行解码器12对所选择的区块BLK供给电压。
[0035]电压产生电路14产生数据的写入、读出、及删除等所需的各种电压，并供给到驱动器13。
[0036]感测放大器15是当读出数据时，感测从记忆胞阵列11读出的数据DAT，并进行所需的运算。而且，将该数据DAT输出到控制器20。感测放大器15是当写入数据时，将从控制器20接收的写入数据DAT传输到记忆胞阵列11。
[0037]地址寄存器16保存从控制器20接收的地址ADD。地址ADD包括指定出动作对象的区块BLK的区块地址、及指示指定出的区块内的动作对象的字线的页地址。指令寄存器17保存
从控制器20接收的指令CMD。指令CMD例如包括命令定序器18执行写入动作的写入指令、及执行读出动作的读出指令等。
[0038]定序器18基于保存在指令寄存器17中的指令CMD对半导体存储装置10的动作进行控制。具体来说，定序器18基于保存在指令寄存器17中的写入指令对行解码器12、驱动器13、电压产生电路14、及感测放大器15进行控制，对由地址ADD指定出的多个记忆胞晶体管进行写入。另外，定序器18基于保存在指令寄存器17中的读出指令对行解码器12、驱动器13、电压产生电路14、及感测放大器15进行控制，从由地址ADD指定出的多个记忆胞晶体管进行读出。
[0039]如上所述，控制器20经由NAND总线连接于半导体存储装置10。NAND总线根据NAND接口进行信号的收发。具体来说，NAND总线例如包括进行芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、输入输出信号I/O、及就绪/忙碌信号R/Bn的通信的总线。输入输出信号I/O是以8比特的总线宽度进行传输。输入输出信号I/O进行指令CMD、地址ADD、及数据DAT等的通信。
[0040]其次，利用图1，对控制器20的构成进行说明。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：第1字线，电连接于第1记忆胞；第2字线，电连接于第2记忆胞；以及电压产生电路，构成为向电连接于所述第1字线的第1配线供给第1电压，且向电连接于所述第2字线的第2配线供给第2电压，其中所述电压产生电路包含：第1调节器，构成为向所述第1配线输出所述第1电压，并且与所述第1电压对应而输出第1信号，第2调节器，构成为向所述第2配线输出所述第2电压，并且与所述第2电压对应而输出第2信号，以及开关电路，包含：第1晶体管，电连接于所述第1配线与所述第2配线之间；以及第2晶体管与第3晶体管，并联电连接于所述第1晶体管的栅极与接地电压端之间；且分别根据所述第1信号及所述第2信号接通/断开。2.根据权利要求1所述的半导体存储装置，其中所述第1调节器包含：第1放大电路，构成为基于所述第1电压与第1参考电压之间的电压差，输出所述第1信号，且所述第2调节器包含：第2放大电路，构成为基于所述第2电压与第2参考电压之间的电压差，输出所述第2信号。3.根据权利要求2所述的半导体存储装置，其中所述第1信号随着所述第1电压的变化而连续地发生变化，且所述第2信号随着所述第2电压的变化而连续地发生变化。4.一种使半导体存储装置中的第1配线及第2配线的电压升压的方法，所述半导体存储装置包含：第1字线，电连接于第1记忆胞及所述第1配线；以及第2字线，电连接于第2记忆胞及所述第2配线；所述方法具备：当所述第1配线与所述第2配线处于导电状态时，增大对所述第1配线及所述第2配线施加的第1电压；在增大所述第1电压时，产生随着所述第1电压的变化而连续地发生变化的第1信号及随着所述第2电压的变化而连续地发生变化的第2信号；以及基于所述第1信号，电断开所述第1配线与所述第2配线以使得所述第1配线与所述第2配线处于不导电状态。5.根据权利要求4所述的方法，还具备：基于所述第1信号切断对所述第1配线供给的电源，以及基于所述第2信号切断对所述第2配线供给的电源。6.根据权利要求5所述的方法，还具备：基于输入到行解码器的地址接通第1晶体管，以将所述第1电压从所述第1配线传输到所述第1字线；以及基于输入到所述行解码器的所述地址接通第2晶体管，以将所述第2电压从所述第2配线传输到所述第2字线。7.一种半导体存储装置，具备：记忆胞阵列，在半导体基板上方且包含多个记忆串，每个记忆串包含：第1选择栅极晶体管、第2选择栅极晶体管以及在所述第1选择栅极晶体管与所述第2选择栅极晶体管之间
的多个记忆胞晶体管；多个字线，每一者在第1方向及与所述第1方向交叉的第2方向上延伸，其中所述字线在与所述第1方向及所述第2方向交叉的第3方向上堆叠，且连接于所述记忆胞晶体管的栅极；多个位线，分别连接于所述记忆串的第1端；源极线，连接于所述记忆串的第2端；行解码器，包含多个传输晶体管，所述多个传输晶体管具有分别连接于所述字线的第1端及分别连接于多个电压供给线的第2端；以及电压产生电路，构成为分别对所述电压供给线供给多个电压；其中所述电压产生电路包含：第1电源节点，第1电源电压从所述第1电源节点供给，第2电源节点，比所述第1电源电压低的第2电源电压从所述第2电源节点供给，第1调节器，具有第1电压输出节点，第1电压从所述第1电压输出节点输出到所述电压供给线中的至少一者；且具有第1信号输出节点，与所述第1电压输出节点处的电压电平对应的第1信号从所述第1信号输出节点输出，第2调节器，具有第2电压输出节点，第2电压从所述第2电压输出节点输出到所述电压供给线中的至少另一者；且具有第2信号输出节点，与所述第2电压输出节点处的电压电平对应的第2信号从所述第2信号输出节点输出，以及开关电路，具有：第1晶体管，具有连接于所述第1电压输出节点的第1端、连接于所述第2电压输出节点的第2端以及连接于第1节点的栅极，第2晶体管，具有连接于所述第1节点的第1端、连接于所述第2电源节点的第2端以及栅极，所述第1信号从所述第1信号输出节点供给到所述栅极，以及第3晶体管，具有连接于所述第1节点的第1端、连接于所述第2电源节点的第2端以及栅极，所述第2信号从所述第2信号输出节点供给到所述栅极。8.根据权利要求7所述的半导体存储装置，其中所述第1调节器包含：第1放大电路，构成为基于所述第1电压输出节点处的所述电压电平与参考电压之间的电压差，输出所述第1信号，且所述第2调节器包含：第2放大电路，构成为基于所述第2电压输出节点处的所述电压电平与所述参考电压之间的电压差，输出所述第2信号。9.根据权利要求7所述的半导体存储装置，其中所述电压产生电路还包含：第3调节器，具有第3电压输出节点，第3电压从所述第3电压输出节点输出到所述电压供给线中的另一者；且具有第3信号输出节点，与所述第3电压输出节点处的电压电平对应的第3信号从所述第3信号输出节点输出，以及第2开关电路，具有：第4晶体管，具有连接于所述第1电压输出节点的第1端、连接于所述第3电压输出节点的第2端以及连接于第2节点的栅极，第5晶体管，具有连接于所述第2节点的第1端、连接于所述第2电源节点的第2端以及栅极，所述第1信号从所述第1信号输出节点供给到所述栅极，以及第6晶体管，具有连接于所述第2节点的第1端、连接于所述第2电源节点的第2端以及栅
极，所述第3信号从所述第3信号输出节点供给到所述栅极，以及第3开关电路，具有：第7晶体...

【专利技术属性】
技术研发人员：吉原宏，天野哲哉，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：