EEPROM及其操作方法技术

本发明专利技术公开了一种EEPROM，由多个存储单元组成阵列单元，由多个阵列单元排列形成EEPROM的阵列结构。各存储单元都采用分离栅浮栅器件。阵列结构中，同一行的各阵列单元共用同一行控制栅线，本地字线独立设置。擦除过程设置为初始阶段、字线上电阶段和擦除阶段。在初始阶段中，未选定单元的本地字线也在一个脉冲时间连接到主字线的地电位；在字线上电阶段未选定单元的本地字线在地电位的基础上浮置，在擦除阶段中，控制栅线的负擦除电压的耦合作用下使未选定单元的本地字线的浮置电位位于地电位以下，从而降低未选定单元的各所述存储单元被擦除风险。本发明专利技术还公开了一种EEPROM的操作方法。本发明专利技术能在擦除过程中降低同一行的未选定的阵列单元的擦除风险。定的阵列单元的擦除风险。定的阵列单元的擦除风险。

【技术实现步骤摘要】
EEPROM及其操作方法


[0001]本专利技术涉及半导体集成电路领域，特别是涉及一种EEPROM。本专利技术还涉及一种EEPROM的操作方法。

技术介绍

[0002]如图1所示，是现有EEPROM的存储单元101的电路结构示意图；如图2所示，是现有EEPROM的存储单元101的剖面结构示意图；如图3所示，是现有EEPROM的阵列结构图；现有EEPROM包括多个存储单元101，由多个所述存储单元101组成阵列单元301，由多个所述阵列单元301排列形成EEPROM的阵列结构。
[0003]各所述存储单元101都采用分离栅浮栅器件。
[0004]如图2所示，所述分离栅浮栅器件包括：源区205和漏区206，位于所述源区205和所述漏区206之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。
[0005]所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。
[0006]所述分离栅浮栅器件为N型器件，所述源区205和所述漏区206都由N+区组成。
[0007]P型掺杂的沟道区位于所述源区205和所述漏区206之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述源区205和所述漏区206都形成于P型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述源区205和所述漏区206之间的所述P型半导体衬底201组成或者进一步在所述P型半导体衬底201上进行掺杂形成。
[0008]所述存储单元101的所述漏区206连接到漏极D。
[0009]所述存储单元101的所述源区205连接源极S。
[0010]各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。
[0011]各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。
[0012]所述控制栅105连接到控制栅线CG，所述字线栅106连接到字线WL。
[0013]对所述存储单元101进行擦除(Erase)时：
[0014]所述控制栅线CG接负擦除电压。
[0015]所述字线WL接正擦除电压。
[0016]所述漏极D和所述源极S都接0V。
[0017]所述负擦除电压和所述正擦除电压的电压差使各所述浮栅104中的存储电荷被擦除。
[0018]对所述存储单元101的所述存储单元101进行编程(Program)时：
[0019]所述控制栅线CG接正编程电压。正编程电压可以等于正擦除电压，也能大于正擦除电压。
[0020]所述字线WL接第二正电压，所述第二正电压大于等于所述第二栅极结构103所具有的第三阈值电压。
[0021]所述源极S接第三正电压。
[0022]所述漏极D接编程电流；所述第三正电压大于所述第二正电压，所述正擦除电压大于所述第三正电压。
[0023]对所述存储单元101进行读取(Read)时：
[0024]所述控制栅线CG接0V。
[0025]所述字线WL接第四正电压。
[0026]所述源极S接0V。
[0027]所述漏极D会输出电流。
[0028]表一中给出了现有存储器中对所述存储单元101进行操作时的具体参数：
[0029]表一
[0030]操作CG(V)WL(V)S(V)d编程81.55Idp擦除
‑
7800读取02.50I
[0031]表一中，所述负擦除电压等于
‑
7V，所述正擦除电压等于8V；所述第二正电压等于1.5V，所述第三正电压等于5V，Idp表示编程电流；所述第四正电压等于2.5V，I表示所述漏极D输出的读取电流。
[0032]如图3所示，所述阵列单元301中：各所述存储单元101排列成一行，各所述存储单元101的所述控制栅105都连接到对应的控制栅线CG，各所述存储单元101的所述第二栅极结构103都连接对应的本地字线。
[0033]所述阵列结构中，同一行的各所述阵列单元301共用同一行所述控制栅线CG。
[0034]同一行的各所述阵列单元301的所述本地字线独立设置，同一行的各所述阵列单元301的所述本地字线分别通过对应的第一选择管302连接到同一行主字线MWL，各所述第一选择管302的栅极连接对应的第一选择信号线。同一行的各所述阵列单元301的所述本地字线包括两根，分别用LWL0和LWL1标出。图3中显示了两个所述阵列单元301，两个所述第一选择管302，对应的所述第一选择信号线分别用标记CSL0和CSL1标出。由图3可以看出，各所述存储单元101的字线WL是由主字线MWL和本地字线LWL一起实现。
[0035]令选定的所述阵列单元301为选定单元，和所述选定单元同一行的未选定的各所述阵列单元301为未选定单元。图3中，以本地字线LWL0对应的所述阵列单元为所述选定单元以及以本地字线LWL1对应的所述阵列单元为所述未选定单元为例进行说明，图3中，所述选定单元为包括数据位a存储单元，所述未选定单元为包括数据位b存储单元。按照表一对所述选定单元进行擦除操作时，往往有可能会对所述未选定单元也采用一定的擦除效应，故存在擦除风险，也即对数据位a进行擦除时，对数据位b也可能产生不利影响，现说明如下：
[0036]将数据位a的操作和数据位b的操作组合在一起则是按照如下表二进行操作：
[0037]表二
[0038][0039]表二中，表二中，LWL0表示数据位“a”对应的所述存储单元的字线WL；LWL1表示数据位“b”对应的所述存储单元的字线WL；对于“a”操作(operation)，表二中，CG、LWL0和LWL1的取值和表一中有一点不同，实际取值根据实际需要进行选取即可。可以看出，对于“b”操作,在对“a”的擦除操作过程中，LWL1(V)为浮置(Floating)，这样CG和LWL1的电压差为
‑
7V和Floating值之间的区别，但是，实际情形中，因为，现有方法没有对LWL1的浮置电压进行控制，故LWL1的浮置电压有可能有较大的变动，这会使得
‑
7V和LWL1的Floating值相差较大，产生对“b”的擦除操作的风险。故现有技术中，在擦除状态下，同一行未选择的LWL Floating，有一定的风险。

技术实现思路

[0040]本专利技术所要解决的技术问题是提供一种EEPROM，能在对选定的阵列单元进行擦除过程中降低同一行的未选定的阵列单元的擦除风险。为此，本专利技术还提供一种EEPROM的操作方法。
[0041]为此，本专利技术提供一种EEPROM，包括多个存储单元，由多个所述存储单元组成阵列单元，由多个所述阵列单元排列形成EEPROM的阵列结构。
[0042]各所述存储单元都采用分本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种EEPROM，其特征在于，包括多个存储单元，由多个所述存储单元组成阵列单元，由多个所述阵列单元排列形成EEPROM的阵列结构；各所述存储单元都采用分离栅浮栅器件；所述分离栅浮栅器件包括：源区和漏区，位于所述源区和所述漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的控制栅；所述阵列单元中：各所述存储单元排列成一行，各所述存储单元的所述控制栅都连接到对应的控制栅线，各所述存储单元的所述第二栅极结构都连接对应的本地字线；所述阵列结构中，同一行的各所述阵列单元共用同一行所述控制栅线；同一行的各所述阵列单元的所述本地字线独立设置，同一行的各所述阵列单元的所述本地字线分别通过对应的第一选择管连接到同一行主字线，各所述第一选择管的栅极连接对应的第一选择信号线；令选定的所述阵列单元为选定单元，和所述选定单元同一行的未选定的各所述阵列单元为未选定单元，擦除过程设置为初始阶段、字线上电阶段和擦除阶段；在初始阶段中：所述主字线保持为地电位，所述控制栅线保持为地电位；所述选定单元的所述第一选择信号线加到第一电压然后在第一电压保持设定时间后上升到第二电压，所述第二电压大于所述第一电压，所述第二电压使所述第一选择管完全打开；所述未选定单元的所述第一选择信号线加所述第一电压然后在所述第一电压保持设定时间后下降到所述地电位，所述第一电压使所述第一选择管部分打开并使所述未选定单元的所述本地字线的电压设置为所述主字线的地电位；在所述字线上电阶段中：所述主字线由所述地电位逐渐上升到正擦除电压；所述选定单元的所述第一选择信号线保持为所述第二电压，所述选定单元的所述本地字线的电压等于所述主字线的电压；所述未选定单元的所述第一选择信号线保持为地电位，所述未选定单元的所述第一选择管关闭，所述未选定单元的所述本地字线浮置；所述控制栅线保持为地电位；在所述擦除阶段中：所述主字线保持为正擦除电压；所述选定单元的所述第一选择信号线保持为所述第二电压，所述选定单元的所述本地字线的电压保持为所述正擦除电压；所述未选定单元的所述第一选择信号线保持为地电位；所述控制栅线由所述地电位下降到负擦除电压并在下降完成后保持在所述负擦除电压；所述未选定单元的所述第一选择信号线保持为地电位，所述未选定单元的所述第一选择管关闭，所述未选定单元的所述本地字线浮置，所述控制栅线和所述未选定单元的所述本地字线之间的耦合使所述未选定单元的所述本地字线浮置在所述地电位以下；
所述选定单元的各所述存储单元在所述正擦除电压和所述负擦除电压的电压差作用下实现擦除；所述未选定单元的所述本地字线浮置在所述地电位以下以减少所述本地字线和所述负擦除电压的电压差并从而降低所述未选定单元的各所述存储单元被擦除风险。2.如权利要求1所述的EEPROM，其特征在于：所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。3.如权利要求2所述的EEPROM，其特征在于：所述分离栅浮栅器件为N型器件，所述源区和所述漏区都由N+区组成；P型掺杂的沟道区位于所述源区和所述漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖。4.如权利要求1所述的EEPROM，其特征在于：所述EEPROM的布线结构包括：同一行的各所述阵列单元的各所述第一选择管都设置在选择模块中，所述选择模块设置在所述阵列单元组成的阵列行的第一端；所述控制栅线从所述选择模块延伸到各所述阵列单元中；各所述阵列单元的所述本地字线在所述选择模块和对应的所述阵列单元之间延伸；所述控制栅线和各所述阵列单元的所述本地字线平行并具有寄生电容，在所述擦除阶段，所述寄生电容使所述控制栅线和所述未选定单元的所述第一选择信号线之间耦合。5.如权利要求1或4所述的EEPROM，其特征在于：所述阵列单元中所述存储单元的数量包括8个。6.如权利要求1所述的EEPROM，其特征在于：在所述擦除过程中，各所述存储单元的源区和漏区都接地。7.如权利要求1所述的EEPROM，其特征在于：各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成；各所述第二栅极结构由字线栅介质层和字线栅叠加而成。8.一种EEPROM的操作方法，其特征在于：EEPROM包括多个存储单元，由多个所述存储单元组成阵列单元，由多个所述阵列单元排列形成EEPROM的阵...

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：