三维快闪存储器元件制造技术

本公开提供了一种三维快闪存储器元件，包括：基底、多个第一存储器阵列、多个第一位线、第一共同源极板以及第一阵列穿孔接触窗。多个第一存储器阵列位于所述基底的第一平面区中。多个第一位线，位于所述多个第一存储器阵列与所述基底之间，且与所述多个第一存储器阵列电性连接。第一共同源极板位于所述多个第一存储器阵列上方，且与所述多个第一存储器阵列电性连接。第一阵列穿孔接触窗设置于所述第一平面区外的第一接触区，电性连接所述第一共同源极板。板。板。

【技术实现步骤摘要】
三维快闪存储器元件


[0001]本公开实施例是有关于一种半导体元件，且特别是有关于一种三维快闪存储器元件。

技术介绍

[0002]非易失性存储器元件(如，快闪存储器)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人计算机和其他电子设备所广泛采用的一种存储器元件。
[0003]目前业界较常使用的快闪存储器阵列包括或非门(NOR)快闪存储器与与非门(NAND)快闪存储器。由于NAND快闪存储器的结构是使各存储单元串接在一起，其集成度与面积利用率较NOR快闪存储器佳，已经广泛地应用在多种电子产品中。此外，为了进一步地提升存储器元件的集成度，发展出一种三维NAND快闪存储器。然而，仍存在许多与三维NAND快闪存储器相关的挑战。

技术实现思路

[0004]本公开提供一种存储器元件，可以减少分隔墙的尺寸，以减小分隔墙所占用的芯片面积。
[0005]本公开实施例提出一种存储器元件，包括：基底、多个第一存储器阵列、多个第一位线、第一共同源极板以及第一阵列穿孔接触窗。多个第一存储器阵列位于所述基底的第一平面区中。多个第一位线，位于所述多个第一存储器阵列与所述基底之间，且与所述多个第一存储器阵列电性连接。第一共同源极板位于所述多个第一存储器阵列上方，且与所述多个第一存储器阵列电性连接。第一阵列穿孔接触窗设置于所述第一平面区外的第一接触区，电性连接所述第一共同源极板。
[0006]本公开实施例提出一种三维快闪存储器元件，包括基底、电路结构、栅极叠层结构、多个通道柱、多个电荷储存结构、多个位线、共同源极板以及阵列穿孔接触窗。基底包括平面区与接触窗区。所述平面区包括多个存储器阵列区。所述接触窗区位于所述平面区之外，且与所述平面区相邻。电路结构位于所述基底上。栅极叠层结构位于在所述平面区的所述电路结构上方，其中所述栅极叠层结构包括彼此交替叠层的多个栅极层与多个绝缘层。多个通道柱延伸穿过所述栅极叠层结构。多个电荷储存结构位于所述多个栅极层与所述多个通道柱之间。多个位线位于所述栅极叠层结构下方，电性连接所述多个通道柱的底部与所述电路结构。共同源极板，位于所述栅极叠层结构上方，且与位于所述多个存储器阵列区的所述多个通道柱的多个顶面电性连接。阵列穿孔接触窗设置于所述接触窗区，电性连接所述共同源极板与所述电路结构。
[0007]基于上述，本公开实施例将位线形成在栅极叠层结构下方，将共同源极板形成在栅极叠层结构上方，并将连接共同源极板的阵列穿孔接触窗设置在存储器阵列区之外，而不设置在分隔墙之中，因此，可以缩小分隔墙的尺寸，减小分隔墙所占用的芯片面积。
附图说明
[0008]图1A至图1C示出本公开实施例的存储器元件的多个平面区在各个阶段的俯视图。
[0009]图2A至图2C示出本公开实施例的一个平面区的存储器元件在各个阶段的俯视图。
[0010]图3A至图3L示出本公开实施例的存储器元件的制造流程的剖面示意图。
[0011]图4示出本公开实施例的存储器元件的另一剖面示意图。
[0012]附图标记说明
[0013]10：基底
[0014]20：元件层
[0015]30、140：内连线结构
[0016]32、42、46、145：介电层
[0017]33、33a、33b、1431、1432：内连线
[0018]34：导体插塞
[0019]36、144、1301、1302：导线
[0020]43a、43b、142a、142b：介层窗
[0021]44、105：停止层
[0022]48：导体柱
[0023]100：存储器元件
[0024]102：绝缘层
[0025]103：绝缘顶盖层
[0026]104：间隔层
[0027]106：开口
[0028]108：电荷储存结构
[0029]1081：隧穿层
[0030]1082：储存层 1083：阻挡层
[0031]112：绝缘柱
[0032]116：沟道
[0033]121：水平开口
[0034]122、132：势垒层
[0035]124、134：金属层
[0036]126：栅极层
[0037]128：硬掩蔽层
[0038]130：导电层
[0039]A1～A8：存储器阵列区
[0040]B、B1、B2：区块
[0041]BL、BL1～BL4：位线
[0042]C、C1、C2：接触窗区
[0043]CSL、CSL1、CSL2、CSL4：共同源极板
[0044]IO：输入与输入模块
[0045]XDEC、XDEC1～XDEC4：译码器
[0046]GSK：栅极叠层结构
[0047]MC：存储器单元
[0048]MCA：存储器单元阵列
[0049]OP：接触窗孔
[0050]P、P1～P4：平面区
[0051]R1：第一区
[0052]R2：第二区
[0053]R3：第三区
[0054]SB、SB1、SB2：子区块
[0055]SK、SK1、SK2：绝缘叠层结构
[0056]SLT：分隔墙
[0057]SSLC：选择源极线切割墙
[0058]TAC、TAC1、TAC2：阵列穿孔接触窗
[0059]V3a、V3b、V3c：介层孔
[0060]VC：通道柱/垂直通道柱
[0061]X、Y、Z：方向
具体实施方式
[0062]图1A至图1C示出本公开实施例的存储器元件的多个平面区在各个阶段的俯视图。图2A至图2C示出本公开实施例的一个平面区的存储器元件在各个阶段的俯视图。图3L示出本公开实施例的存储器元件的剖面示意图。图4示出本公开实施例的存储器元件的另一剖面示意图。
[0063]请参照图1A与图2A，存储器元件100包括多个平面区P(例如P1～P4)。在一些实施例中，平面区P1、平面区P2、平面区P3、平面区P4又可分别称为第一平面区、第二平面区、第三平面区以及第四平面区。每一平面区P包括多个存储器阵列区A(例如A1～A8)，如图1A所示。每一个存储器阵列区A上具有栅极叠层结构GSK，如图3L或图4所示。每一平面区P(例如P1～P4)的栅极层(字线)与译码器XDEC(例如XDEC1～XDEC4)连接。存储器元件100还包括输入与输出模块IO。
[0064]请参照图2A，每一个存储器阵列区A上的栅极叠层结构GSK被分隔墙SLT分隔成多个区块B(例如B1与B2)，如图2A所示。在图2A中，以存储器阵列区A1与A2中分别包括两个区块B1与B2来说明，但本公开不以此为限。每一区块B(例如B1)被选择源极线切割墙(selective source line cut slit)SSLC分割成多个子区块SB(例如SB1与SB2)。
[0065]在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维快闪存储器元件，包括：基底，包括第一平面区；多个第一存储器阵列，位于所述第一平面区中；多个第一位线，位于所述多个第一存储器阵列与所述基底之间，且与所述多个第一存储器阵列电性连接；第一共同源极板，位于所述多个第一存储器阵列上方，且与所述多个第一存储器阵列电性连接；以及第一阵列穿孔接触窗，设置于所述第一平面区外的第一接触区，电性连接所述第一共同源极板。2.根据权利要求1所述的三维快闪存储器元件，还包括：多个第二存储器阵列，位于所述基底的第二平面区中；多个第二位线，位于所述多个第二存储器阵列与所述基底之间，且与所述多个第二存储器阵列电性连接；第二共同源极板，位于所述多个第二存储器阵列上方，且与所述多个第二存储器阵列电性连接；以及第二阵列穿孔接触窗，设置于所述第一平面区与所述第二平面区之间的第二接触区，电性连接所述第二共同源极板。3.根据权利要求2所述的三维快闪存储器元件，还包括：第一绝缘叠层结构，位于所述第一接触区，且被所述第一阵列穿孔接触窗延伸穿过；以及第二绝缘叠层结构，位于所述第二接触区，且被所述第二阵列穿孔接触窗延伸穿过，其中所述第一绝缘叠层结构与所述第二绝缘叠层结构分别包括彼此交替叠层的多个间隔层与多个绝缘层。4.根据权利要求2所述的三维快闪存储器元件，其中所述第二阵列穿孔接触窗与所述第一共同源极板电性隔绝。5.根据权利要求2所述的三维快闪存储器元件，还包括：第一电路结构，位于所述多个第一位线与所述基底之间，且与所述多个第一位线以及所述第一阵列穿孔接触窗电性连接；以及第二电路结构，位于所述多个第二位线与所述基底之间，且与所述多个第二位线以及所述第二阵列穿孔接触窗电性连接。6.根据权利要求2所述的三维快闪存储器元件，还包括：多个第一分隔墙，位于所述多个第一存储器阵列之间；以及多个第二分隔...

【专利技术属性】
技术研发人员：丁榕泉，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：