存储组件及其制造方法技术

本发明专利技术提供一种存储组件，包括：衬底；多个字线，在第一方向延伸，在第二方向排列，位于所述衬底上；虚设结构，与所述多个字线的末端相邻，位于所述衬底上，其中所述虚设结构包括：主体部，在所述第二方向延伸；以及多个延伸部，在所述第一方向延伸，且与所述主体部连接，且介于所述主体部与所述多个字线之间。于所述主体部与所述多个字线之间。于所述主体部与所述多个字线之间。

【技术实现步骤摘要】
存储组件及其制造方法


[0001]本专利技术是涉及一种半导体组件及其制造方法，尤其涉及一种存储组件及其制造方法。

技术介绍

[0002]随着科技的进步，各类电子产品皆朝向轻薄短小的趋势发展，存储组件的关键尺寸亦逐渐缩小，进而使得光刻工艺愈来愈困难。在现有光刻工艺中，缩小关键尺寸的方法包括使用较大数值孔径(numerical aperture，NA)的光学组件、较短的曝光波长(例如EUV)或是除了空气以外的界面介质(例如水浸入)。随着现有光刻工艺的分辨率接近理论极限，制造商已开始转向双重图案化(double
‑
patterning，DP)方法来克服光学极限，进而提升存储组件的集成度。
[0003]然而，在目前的图案化方法中，由于阵列区的中心与末端的图案密度不同，使得刻蚀工艺会面临负载效应(loading effect)，进而导致阵列区的中心与末端的储存器单元的轮廓不一致，而产生电性上的问题。

技术实现思路

[0004]本专利技术针对一种存储组件，包括：衬底；多个字线，在第一方向延伸，在第二方向排列，位于所述衬底上；虚设结构，与所述多个字线的末端相邻，位于所述衬底上，其中所述虚设结构包括：主体部，在所述第二方向延伸；以及多个延伸部，在所述第一方向延伸，且与所述主体部连接，且介于所述主体部与所述多个字线之间。
[0005]本专利技术针对一种存储组件的制造方法，包括：提供衬底；在所述衬底上形成目标层与硬掩模层；将所述硬掩模层图案化，以形成图案化的硬掩模层，所述图案化的硬掩模层包括：多个第一图案、第二图案与多个第三图案，其中所述多个第一图案，在第一方向延伸且在第二方向排列，所述第二图案呈梳状且位于所述多个第一图案与所述第三图案之间，所述多个第三图案在所述第二方向延伸且在所述第一方向排列；以及以所述图案化的硬掩模层，将所述多个第一图案、所述第二图案以及所述多个第三图案转移至所述目标层，以形成多个字线、梳状虚设结构以及多个着陆垫。
[0006]基于上述，本专利技术实施例在阵列区与绕线区增加虚设的图案可在进行刻蚀工艺时减少阵列区的末端与中心之间的负载效应。
附图说明
[0007]图1A是本专利技术一实施例的存储组件的上视图；
[0008]图1B是图1A的区域50的局部放大图；
[0009]图2A至图2H是本专利技术一实施例的存储组件的制造方法的上视图；
[0010]图3A至图3H是图2A至图2H的线III
‑
III的剖面图；
[0011]图4A至图4H是图2A至图2H的线IV
‑
IV的剖面图；
[0012]图5A至图5H是图2A至图2H的线V
‑
V的剖面图。
具体实施方式
[0013]请参照图1A与图1B，存储组件100形成在衬底10上。在方向D2上，衬底10可以分为多个区块A0、A1、A2、A3、
…
等。每一区块，以区块A1来说明，可以包括阵列区R1、过渡区R2与绕线区R3，过渡区R2位于阵列区R1与绕线区R3之间。
[0014]存储组件100包括多个字线WL以及多个选择栅SG。各个字线WL的一末端位于阵列区中，另一末端则会延伸至绕线区。在一些实施例中，多个字线WL的一末端彼此切齐，而排列成“I”型；多个字线WL的另一末端未切齐，而排列成横置的“V”型。
[0015]举例来说，多个字线WL包括多个字线WL0、WL1、WL2。多个字线WL0/WL2设置在区块A0/A2的阵列区R1中且其末端E
00
/E
20
还延伸到绕线区R3，且分别排列成横置的“V”型。多个字线WL0/WL2的另一其末端(未示出)则位于阵列区R1中，而未延伸到另一绕线区(未示出)，且分别切齐而排列成“I”型。多个字线WL1/WL3设置在区块A1/A3的阵列区R1中且其末端E
10
/E
30
未延伸到绕线区R3，且分别切齐而排列成“I”型。多个字线WL1/WL3的另一其末端(未示出)则位于阵列区R1中且延伸到另一绕线区(未示出)，且分别排列成横置的“V”型。
[0016]存储组件100还包括多个选择栅SG，分别设置在多个字线WL的两侧。多个选择栅SG设置于阵列区R1中。
[0017]多个选择栅SG包括设置于多个字线WL0两侧的选择栅SG
00
(未示出)与SG
01
、设置于多个字线WL1两侧的多个选择栅SG
10
与SG
11
、设置于多个字线WL2两侧的多个选择栅SG
20
与SG
21
以及设置于多个字线WL3两侧的多个选择栅SG
30
与SG
31
(未示出)。
[0018]存储组件100还包括设置在绕线区R3的做为字线WL的接点(pick up)的多个着陆垫LP。着陆垫LP包括着陆垫LP
01
、LP
20
、LP
21
(示于图1A左侧)。着陆垫LP
01
、LP
20
、LP
21
分别在方向D2上延伸且在方向D1排列。此外，着陆垫LP
01
、LP
20
、LP
21
彼此在方向D2上对齐排列。着陆垫LP
01
与LP
20
彼此分离，设置在多个字线WL1的末端E
10
，且彼此沿着方向D2排列。着陆垫LP
01
从区块A1延伸至区块A0，而与部分的多个字线WL0的末端E
00
连接。着陆垫LP
20
从区块A1延伸至区块A2，而与部分的多个字线WL2的末端E
20
连接。着陆垫LP
21
设置在多个字线WL3的末端E
30
，且从区块A3延伸至区块A2，而与另一部分的多个字线WL2的末端E
20
连接。着陆垫LP还包括其他的着陆垫，分别设置在多个字线WL0与WL2的相对于E
00
与E
20
的另一末端(图1A右侧，未示出)，且与WL1以及WL3连接。
[0019]在本专利技术的实施例中，存储组件100还包括设置在绕线区R3与阵列区R1之间的虚设结构DS。虚设结构DS设置在末端排列成齐平的多个字线WL旁。在图1A中，虚设结构DS可以包括虚设结构DS1与DS3。虚设结构DS1设置于区块A1中，位于多个字线WL1的末端E
10
旁；虚设结构DS3设置于区块A3中，位于多个字线WL3的末端E
30
旁。虚设结构DS还可以包括其他的虚设结构，其分别设置于区块A0与A2中，且位于多个字线WL0以及WL2的另一末端(未示出)旁。虚设结构DS可以是浮置，而未连接到外部电路。
[0020]虚设结构DS例如是呈梳状。虚本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储组件，其特征在于，包括：衬底；多个字线，在第一方向延伸，在第二方向排列，位于所述衬底上；虚设结构，与所述多个字线的末端相邻，位于所述衬底上，其中所述虚设结构包括：主体部，在所述第二方向延伸；以及多个延伸部，在所述第一方向延伸，且与所述主体部连接，且介于所述主体部与所述多个字线之间。2.根据权利要求1所述的存储组件，其中所述虚设结构呈梳状。3.根据权利要求1所述的存储组件，其中所述虚设结构的所述主体部的宽度大于每一延伸部的宽度，且所述每一延伸部的宽度大于每一字线的宽度。4.根据权利要求1所述的存储组件，其中所述虚设结构的所述主体部为实心块状体。5.根据权利要求1所述的存储组件，还包括两个选择栅分别位于所述多个字线两侧，其中所述主体部的长度小于所述两个选择栅之间的距离。6.根据权利要求1所述的存储组件，还包括多个着陆垫，在所述第二方向延伸，分别与另外多个字线连接，其中所述虚设结构位于所述多个着陆垫与所述多个字线之间。7.一种存储组件的制造方法，其...

【专利技术属性】
技术研发人员：蔡文杰，杨政达，林宗玮，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：