一种集成电路中除法器商的处理装置制造方法及图纸

本发明专利技术提供了一种集成电路中对除法器的商进行处理的装置，在除法器的商和余数基础上，对商和余数的值进行进一步的判断，从而实现对除法器的商进行四舍五入的运算，以得到更加精确的除法器商。

【技术实现步骤摘要】

本专利技术涉及集成电路中数字信号处理电路，具体涉及一种集成电路中除法器商的处理装置。
技术介绍
在集成电路的设计中，对某些运算逻辑，会用到除法器，目前，利用除法器运算得 到商的方式主要有以下两种第一种，将被除数和除数输入到除法器，将除法器运算得到的商直接作为最终除 法器的商；第二种，在被除数的最低位之后扩展一个比特0，将得到的商通过四舍五入的方式 截掉最低比特。例如除法器的被除数为a，位宽为m比特，除数为b，位宽为η比特，商为q， 位宽为t，则对a进行位宽扩展，得到al = {a，l’b0}，并得到商的位宽为t+1， 即q。通过四舍五入的方式，最终得到商为ql；对于第一种方式，由于没有对商进行四舍五入的操作，会使运算的精度降低，对性 能要求比较高的系统，可能影响系统的性能；而对于第二种方式，由于被除数的位宽扩展了 一个比特，使得除法器运算的位宽增加了一个比特，对于除法器这种比较复杂的运算单元， 增加一个比特会大幅度的增加逻辑资源，从而使芯片面积变大，并且由于得到的t+ι位的 商已经是经过截位的数据，并不能得到真正准确的四舍五入结果。基于以上的原因，采用本专利技术的装置，可以提高除法器的精度，并在保证精度的前 提下使用较少的逻辑资源。
技术实现思路
本专利技术提供了对集成电路中有符号二进制补码以及无符号除法器的商进行处理 的装置。利用这种装置，能以较少的逻辑资源实现对除法器的商进行处理。具体实现方法如下所述对集成电路中有符号二进制补码的除法器的商进行处理的装置，包括绝对值比较 单元，不进位判决单元，正向进位判决单元，负向进位判决单元，商运算结果输出单元；其 中绝对值比较单元通过分别判断余数和除数的符号位，实现余数绝对值和除数绝对 值运算，并对余数和除数的绝对值进行比较，将比较的结果指示信号分别输出到不进位判 决单元，正向进位判决单元和负向进位判决单元；不进位判决单元通过对来自IP核除法器的商进行最大正数与最小负数的判断， 并结合来自绝对值比较单元输出的指示信号，输出不进位指示信号到商运算结果输出单 元；正向进位判决单元判断被除数与除数的符号的差异，并将判断的指示信号输出到 负向进位判决单元，并结合绝对值比较单元的输出指示信号，输出正向进位指示信号到商运算结果输出单元；负向进位判决单元的功能为根据来自正向判决单元的判断被除数和除数符号差 异的指示信号和绝对值比较单元的输出指示信号，输出负向进位指示信号到商运算结果输 出单元；商运算结果输出单元通过对来自不进位判决单元，正向进位判决单元与负向进位 判决单元的指示信号进行判断，并利用输入的除法器的商，输出经过四舍五入运算的最终 除法器的商。实现原理如下判断除法器的商是否为其位宽所能表示的最大正数或最小负数， 如果是，则不对除法器的商进行进位操作，将除法器的商作为最终除法器的商；否则，将余 数绝对值与除数绝对值进行比较。如果余数绝对值小于除数绝对值的一半，则不对除法器 的商进行进位操作，将除法器的商作为最终除法器的商；如果余数绝对值大于或等于除数 绝对值的一半，则对被除数与除数的符号进行判断。如果被除数与除数符号不相同，则对除 法器的商进行负向进位，即将除法器的商进行减1的运算，否则，对除法器的商进行正向进 位，即将除法器的商进行加1的运算。如果除法器商的最高位为0，并且除了最高位以外的其余各位均为1，则除法器的 商为其位宽所能表示的最大正数；如果除法器商的最高位为1，并且除了最高位以外的其 余各位均为0，则除法器的商为其位宽所能表示的最小负数。将余数绝对值与除数绝对值进行比较的一种方法为首先分别判断余数和除数的 符号，如果相应的符号位为0，则将相应的余数或除数的值作为其绝对值；如果相应的符号 位为1，则将相应的余数或除数的每一位先取反，再加上1，从而得到相应的余数绝对值或 除数绝对值，然后在余数绝对值的最低位补上一比特0 (等效于将余数绝对值乘以2)，并将 此值与除数绝对值进行比较，如果此值大于或等于除数绝对值，则表明余数绝对值大于或 等于除数绝对值的一半，否则，表明余数绝对值小于除数绝对值的一半。判断被除数与除数的符号是否相同，如果被除数的最高位为1并且除数的最高位 为0，或被除数的最高位为0并且除数的最高位为1，则表明被除数和除数的符号不相同，如 果被除数和除数的最高位均为O或均为1，则表明被除数和除数的符号相同，此判断可以通 过将被除数和除数的最高位进行异或操作来实现。对集成电路中无符号除法器的商进行处理的装置，包括比较单元，不进位判决单 元，商运算结果输出单元。比较单元通过对余数和除数进行比较，将比较的结果指示信号分别输出到不进位 判决单元，进位判决单元；不进位判决单元通过对来自IP核除法器的商进行最大数的判断，并结合来自比 较单元输出的指示信号，输出不进位指示信号到商运算结果输出单元。商运算结果输出单元通过对来自不进位判决单元和比较单元的指示信号进行判 断，并利用输入的除法器的商，输出经过四舍五入运算的最终除法器的商。实现原理如下判断除法器的商是否为其位宽所能表示的最大数，如果是，则不对 除法器的商进行进位操作，将除法器的商作为最终除法器的商；否则，将余数与除数进行比 较如果余数小于除数的一半，则不对除法器的商进行进位操作，将除法器的商作为最终除 法器的商；如果余数大于或等于除数的一半，则对除法器的商进行进位，即将除法器的商进行加1的运算。如果除法器商各位均为1，则除法器的商为最大数。将余数与除数进行比较的一种方法为在余数的最低位补上一个比特0(等效于 将余数乘以2)，并将此值与除数进行比较，如果此值大于或等于除数，则表明余数大于或等 于除数的一半，否则，表明余数小于除数的一半。附图说明图1为本专利技术中对有符号二进制补码的除法器商进行处理的装置实施例结构示 意图。图2为本专利技术中对有符号二进制补码的除法器商进行处理的装置的工作原理图。图3为本专利技术中对无符号除法器商进行处理的装置实施例结构示意4为本专利技术中对无符号除法器商进行处理的装置的工作原理图。具体实施例方式以下结合附图，具体说明本专利技术。图1为本专利技术中对有符号二进制补码的除法器商进行处理的装置结构示意图，如 图ι所示，其中绝对值比较单元101，不进位判决单元102，正向进位判决单元103，负向进位 判决单元104，商运算结果输出单元105。以下结合具体实施例，详细描述各个单元的运算 过程。假设被除数为a = 101110 (-18)，除数为b = 0101 (5)，则通过除法器 运算，得到商为q = 111101(-3)，余数为rem =1101(_3)。各个单元的功能结 构描述如下绝对值比较单元101 通过分别判断余数和除数的符号位，实现余数绝对值和除 数绝对值运算，并对绝对值进行比较，将比较的结果指示信号分别输出到不进位判决单元 102，正向进位判决单元103和负向进位单元104。所述绝对值比较单元101包括第一非门1011，第二非门1012，第一加法器1013， 第二加法器1014，第一选择器1015，第二选择器1016，大于等于比较器1017。分别说明如 下第一非门1011，对余数进行按位取反的操作，将结果输出给第一加法器1013，在 此例中，将余数按位取反得到rem_rev = 0010(2本文档来自技高网...

【技术保护点】
一种集成电路中对有符号二进制补码的除法器的商进行处理的装置，其特征在于，包括绝对值比较单元，不进位判决单元，正向进位判决单元，负向进位判决单元，商运算结果输出单元；其中：绝对值比较单元通过分别判断余数和除数的符号位，实现余数绝对值和除数绝对值运算，并对余数和除数的绝对值进行比较，将比较的结果指示信号分别输出到不进位判决单元，正向进位判决单元和负向进位判决单元；不进位判决单元通过对来自ＩＰ核除法器的商进行最大正数与最小负数的判断，并结合来自绝对值比较单元输出的指示信号，输出不进位指示信号到商运算结果输出单元；正向进位判决单元判断被除数与除数的符号的差异，并将判断的指示信号输出到负向进位判决单元，并结合绝对值比较单元的输出指示信号，输出正向进位指示信号到商运算结果输出单元；负向进位判决单元的功能为：根据来自正向判决单元的判断被除数和除数符号差异的指示信号和绝对值比较单元的输出指示信号，输出负向进位指示信号到商运算结果输出单元；商运算结果输出单元通过对来自不进位判决单元，正向进位判决单元与负向进位判决单元的指示信号进行判断，并利用输入的除法器的商，输出经过四舍五入运算的最终除法器的商。

【技术特征摘要】

【专利技术属性】
技术研发人员：廖峰，秦君华，周惠平，莫林梅，
申请(专利权)人：北京中电华大电子设计有限责任公司，
类型：发明
国别省市：11[中国|北京]