一种除数是１２７×２ｎ的快速除法器制造技术

本发明专利技术涉及一种除数是１２７×２↑［ｎ］的快速除法器，其创新之处是采用不同的加法器和与门或非门连接构成的一种特殊除法器，其输入端构成二进制的被除数，一个输出端构成除法结果的二进制的商，另一个输出端构成除法结果的二进制的余数。该除法器可以进行除数为１２７×２↑［ｎ］，被除数为０～８１９１×２↑［ｎ］＋２↑［ｎ］－１，当ｎ＝０、１、２、…ｎ整数时的快速运算。该除法器结构简单，使用的元器件少，造价低。在某些特殊场合下，有不可替代的作用。可广泛应用于数字信号处理系统中。

【技术实现步骤摘要】

本专利技术涉及电子器件中的除法器，特别是一种除数是127X2n当n为0、1、 2、 3......n整数时的快速除法器。
技术介绍
在数字信号处理的各种运算中，除法是最为复杂、也是最有潜力可以挖掘的一种运算。在通用的CPU、 DSP中往往不专门用硬件实现一个除法器，原因是在一般的应用场合中除法所占的比例非常小，而且除法器的设计较其它运算部件要复杂很多，所以通常的做法是在其他运算部件如ALU和/或乘法器的基础上编写软件，构成除法运算子程序。但在特定的应用领域如在数制转换、数据解包时情况有所不同，若除法运算占有相当的比重，单纯使用软件做除法运算往往无法满足要求。在ZL89106625.X专利文件中公开了一种冗余码高速陈列除法器，在ZL00121760.7专利文件中公开了一种高基除法器及方法，在ZL99121853.1专利中公开了一种低速限的低抖动率分数除法器，在ZL01U0397.3专利中公开了一种超长度的阵列式组合逻辑除法器，在ZL011.32302.7专利文件中公开了一种除法器。其共同缺点是结构复杂、使用元器件多、运算速度慢。尤其是要求特别高速除法运算的场合，现有的除法器无法满足需要。
技术实现思路
本专利技术要解决现有除法器技术中结构复杂、元器件多、运算速度慢的问题，从而提供一种除数是127X211，其中n为O或任意正整数时的快速除法器。本专利技术解决上述技术问题是通过以下技术方案实现的一种除数是127X2n的快速除法器，其特征在于其电路连接关系是输入端113连接二次加法器ADD7618的XI脚、同时连接异或门XR6的输入2脚；输入端112连接二次加法器ADD7618的X2脚、同时连接异或门XR5的输入2脚；输入端111连接二次加法器ADD7618的X3脚、同时连接异或门XR4的输入2脚；输入端110连接二次加法器ADD7618的X4脚、同时连接异或门XR3的输入2脚；输入端19连接二次加法器ADD7618的X5脚、同时连接异或门XR2的输入2脚；输入端18连接二次加法器ADD7618的X6脚、同时连接异或门XR1的输入2脚；输入端17连接二次加法器ADD7618的X7脚、同时连接与门Al的输入1脚；输入端16同时连接二次加法器ADD7618的Yl脚、连接异或门XR6的输入1脚、连接加法器ADD617的XI脚；输入端15同时连接二次加法器ADD7618的Y2脚、连接异或门XR5的输入1脚、连接加法器ADD617的X2脚；输入端14同时连接二次加法器ADD7618的Y3脚、连接异或门XR4的输入1脚、连接加法器ADD617的X3脚；输入端13同时连接二次加法器ADD7618的Y4脚、连接异或门XR3的输入1脚、连接加法器ADD617的X4脚；输入端12同时连接二次加法器ADD7618的Y5脚、连接异或门XR2的输入1脚、连接加法器ADD617的X5脚；输入端II同时连接二次加法器ADD7618的Y6脚、连接异或门XR1的输入1脚、连接加法器ADD617的X6脚；二次加法器ADD7618的输出Fl脚连接与门A8的输入2脚；二次加法器ADD7618的输出F2脚连接与门A7的输入2脚；二次加法器ADD7618的输出F3脚连接与门A6的输入2脚；二次加法器ADD7618的输出F4脚连接与门A5的输入2脚；二次加法器ADD7618的输出F5脚连接与门A4的输入2脚；二次加法器ADD7618的输出F6脚连接与门A3的输入2脚；二次加法器ADD7618的输出F7脚连接与门A2的输入2脚；二次加法器ADD7618的输出F8脚连接或门Rl的输入2脚；异或门XR1的输出3脚连接与门Al的输入7脚；异或门XR2的输出3脚连接与门Al的输入6脚；异或门XR3的输出3脚连接与门Al的输入5脚；异或门XR4的输出3脚连接与门Al的输入4脚；异或门XR5的输出3脚连接与门Al的输入3脚；异或门XR6的输出3脚连接与门Al的输入2脚；与门A1的输出8脚连接非门N1的输入1脚、同时连接或门R1的输入1脚；或门Rl的输出3脚连接加法器ADD617的输入Yl脚；非门Nl的输出2脚同时连接与门A2的输入1脚、与门A3的输入1脚、与门A4的输入1脚、与门A5的输入1脚、与门A6的输入1脚、与门A7的输入1脚、与门A8的输入1脚；加法器ADD617的输出Fl脚连接除法结果的二进制的商06端；加法器ADD617的输出F2脚连接除法结果的二进制的商05端；加法器ADD617的输出F3脚连接除法结果的二进制的商04端；加法器ADD617的输出F4脚连接除法结果的二进制的商03端；加法 器ADD617的输出F5脚连接除法结果的二进制的商02端;加法器ADD617 的输出F6脚连接除法结果的二进制的商01端；加法器ADD617的输出F7 脚连接除法结果的二进制的商00端；与门A2的输出3脚连接除法结果的 二进制的余数07端；与门A3的输出3脚连接除法结果的二进制的余数08 端；与门A4的输出3脚连接除法结果的二进制的余数09端；与门A5的 输出3脚连接除法结果的二进制的余数010端；与门A6的输出3脚连接 除法结果的二进制的余数011端；与门A7的输出3脚连接除法结果的二 进制的余数012端；与门A8的输出3脚连接除法结果的二进制的余数013 端。能够进行除数为127X2n，被除数为0 8191X2n+2n-l，当n二O时的快 速运算。而且，在二次加法器ADD7618和与门A8的右边增加n条从输入到输出的连线1141—0141、 1142—0142、 1143—0143、 ......114n—014n。能够进行被除数是0 8191X2"+2n-l，除数为127X2"，当n为任意正整数时的快 速运算。而且，所述的二次加法器ADD7618是能完成第一个加数最少是七位， 第二个加数最少是六位，第三个加数最少是一位，和数最少是八位功能的 加法器。而且，所述的加法器ADD617是能完成第一个加数最少是六位，第二 个加数最少是一位，和数最少是七位功能的加法器。 本专利技术的优点和有益效果为1. 本专利技术除法器结构简单，使用的元件少，造价低；2. 本专利技术除法器可以进行除数为127X2n，当n为0或任意正整数时的 快速除法运算，在某些特殊场合下，有不可替代的作用。附图说明图1是本专利技术被除数是0 8191X2n+2M，除数是127X211，当n为O 时的快速运算除法器的电路原理图2是本专利技术被除数是0 8191X2"+2n-l，除数是127X2"，当n为任意正整数时的快速运算除法器的电路原理图3是本专利技术七位二进制数加六位二进制数再加一位二进制数，输出 八位二进制数的加法器电路原理图；图4是本专利技术六位二进制数加一位二进制数，输出七位二进制数的加法器电路原理图。 具体实施例方式下面通过具体实施例对本专利技术作进一步详述，以下实施例只是描述性 的，不是限定性的，不能以此限定本专利技术的保护范围。 实施例l一种被除数为0 8191X2n+2n-l，除数为127X2n，当n=0时的快速运 算的除法器。其电路原理图如图l所示。电路的连接关系为II、 12、 13、 14、 15、 16、 17、 18、 19、 110、 111、 112、 113为除法器的输入端，构成二进 制的被除数I1I2I3本文档来自技高网...

【技术保护点】
一种除数是１２７×２↑［ｎ］的快速除法器，其特征在于：其电路连接关系是输入端Ｉ１３连接二次加法器ＡＤＤ７６１８的Ｘ１脚、同时连接异或门ＸＲ６的输入２脚；输入端Ｉ１２连接二次加法器ＡＤＤ７６１８的Ｘ２脚、同时连接异或门ＸＲ５的输入２脚；输入端Ｉ１１连接二次加法器ＡＤＤ７６１８的Ｘ３脚、同时连接异或门ＸＲ４的输入２脚；输入端Ｉ１０连接二次加法器ＡＤＤ７６１８的Ｘ４脚、同时连接异或门ＸＲ３的输入２脚；输入端Ｉ９连接二次加法器ＡＤＤ７６１８的Ｘ５脚、同时连接异或门ＸＲ２的输入２脚；输入端Ｉ８连接二次加法器ＡＤＤ７６１８的Ｘ６脚、同时连接异或门ＸＲ１的输入２脚；输入端Ｉ７连接二次加法器ＡＤＤ７６１８的Ｘ７脚、同时连接与门Ａ１的输入１脚；输入端Ｉ６同时连接二次加法器ＡＤＤ７６１８的Ｙ１脚、连接异或门ＸＲ６的输入１脚、连接加法器ＡＤＤ６１７的Ｘ１脚；输入端Ｉ５同时连接二次加法器ＡＤＤ７６１８的Ｙ２脚、连接异或门ＸＲ５的输入１脚、连接加法器ＡＤＤ６１７的Ｘ２脚；输入端Ｉ４同时连接二次加法器ＡＤＤ７６１８的Ｙ３脚、连接异或门ＸＲ４的输入１脚、连接加法器ＡＤＤ６１７的Ｘ３脚；输入端Ｉ３同时连接二次加法器ＡＤＤ７６１８的Ｙ４脚、连接异或门ＸＲ３的输入１脚、连接加法器ＡＤＤ６１７的Ｘ４脚；输入端Ｉ２同时连接二次加法器ＡＤＤ７６１８的Ｙ５脚、连接异或门ＸＲ２的输入１脚、连接加法器ＡＤＤ６１７的Ｘ５脚；输入端Ｉ１同时连接二次加法器ＡＤＤ７６１８的Ｙ６脚、连接异或门ＸＲ１的输入１脚、连接加法器ＡＤＤ６１７的Ｘ６脚；二次加法器ＡＤＤ７６１８的输出Ｆ１脚连接与门Ａ８的输入２脚；二次加法器ＡＤＤ７６１８的输出Ｆ２脚连接与门Ａ７的输入２脚；二次加法器ＡＤＤ７６１８的输出Ｆ３脚连接与门Ａ６的输入２脚；二次加法器ＡＤＤ７６１８的输出Ｆ４脚连接与门Ａ５的输入２脚；二次加法器ＡＤＤ７６１８的输出Ｆ５脚连接与门Ａ４的输入２脚；二次加法器ＡＤＤ７６１８的输出Ｆ６脚连接与门Ａ３的输入２脚；二次加法器ＡＤＤ７６１８的输出Ｆ７脚连接与门Ａ２的输入２脚；二次加法器ＡＤＤ７６１８的输出Ｆ８脚连接或门Ｒ１的输入２脚；异或门ＸＲ１的输出３脚连接与门Ａ１的输入７脚；异或门ＸＲ２的输出３脚连接与门Ａ１的输入６脚；异或门ＸＲ３的输出３脚连接与门Ａ１的输入５脚；异或门ＸＲ４的输出３脚连接与门Ａ１的输入４脚；异或门ＸＲ５的输出３脚连接与门Ａ１的输入３脚；异或门ＸＲ６的输出３脚连接与门...

【技术特征摘要】

【专利技术属性】
技术研发人员：刘新钰，武金木，任健，宗燕燕，杜洪伟，杨旭，谷兆麟，赵海霞，张倩，张德林，杨娟素，董艳艳，王伟，
申请(专利权)人：天津工程师范学院，
类型：发明
国别省市：12[中国|天津]