半导体器件的金属层布局方法技术

本发明专利技术提供一种半导体器件的金属层布局方法，用于对形成有MOS结构的半导体器件的金属层中的金属连接路径进行增强，以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻，其包括：获取基体上的所有隔离阱区域的隔离阱获取步骤；在金属层中，获取在所有MOS结构的源极和/或漏极侧连接到阱电压的阱电压金属连接路径，并获取不连接到阱电压的其他金属连接路径的金属连接路径识别步骤；针对每一隔离阱区域，分别生成新的金属连接路径以填充到阱电压金属连接路径与其他金属连接路径之间的自由区域的金属连接路径生成步骤；及将新生成的金属连接路径与阱电压金属连接路径进行合并的金属连接路径合并步骤。并的金属连接路径合并步骤。并的金属连接路径合并步骤。

【技术实现步骤摘要】
半导体器件的金属层布局方法


[0001]本专利技术涉及半导体
，特别涉及一种半导体器件的金属层布局方法。

技术介绍

[0002]DRAM工艺中，布局通常使用多层例如3～4层金属层来进行器件连接。这导致基体上的衬底有源区与金属接触区例如源极金属接触区之间的连接较为薄弱，电压通过衬底有源区成为大电阻的长路径。
[0003]对于DRAM工艺中的CMOS结构，应避免由于寄生pnp和npn双极晶体管的相互作用而在电源和接地之间产生低阻抗路径而导致锁存的问题。
[0004]图1是示出锁存原理的电路结构示意图。布局工程师通常要求找到一种方法来降低图1中的电阻R1、R2，以在注入的电子到达寄生双极晶体管的基极之前捕获它们。
[0005]图2是示出图1对应的半导体结构的横截面的图。如图2所示，在N阱(Nwell)的情况下，PMOS衬底是连接到高电压VCC的N+有源区。N+有源区到Nwell之间有电阻R_nwell。在例如4金属工艺即存在最底层金属层(Metal0或M0)、第一金属层(Metal1或M1)、第二金属层(Metal2或M本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的金属层布局方法，用于对形成有MOS结构的所述半导体器件的金属层中的金属连接路径进行增强，以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻，其特征在于，包括：获取所述基体上的所有隔离阱区域的隔离阱获取步骤；在所述金属层中，获取在所有MOS结构的源极和/或漏极侧连接到阱电压的阱电压金属连接路径，并获取不连接到阱电压的其他金属连接路径的金属连接路径识别步骤；针对每一隔离阱区域，分别生成新的金属连接路径以填充到所述阱电压金属连接路径与所述其他金属连接路径之间的自由区域的金属连接路径生成步骤；及将新生成的金属连接路径与所述阱电压金属连接路径进行合并的金属连接路径合并步骤。2.如权利要求1所述的半导体器件的金属层布局方法，其特征在于，在所述金属连接路径合并步骤之后，还包括在同一连接上为所述金属层及其相邻金属层之间填充接触孔、过孔的步骤。3.如权利要求1或2所述的半导...

【专利技术属性】
技术研发人员：唐力，
申请(专利权)人：东芯半导体股份有限公司，
类型：发明
国别省市：