半导体器件的金属层布局方法技术

本发明专利技术提供一种半导体器件的金属层布局方法，用于对形成有MOS结构的半导体器件的金属层中的金属连接路径进行增强，以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻，其包括：获取基体上的所有隔离阱区域的隔离阱获取步骤；在金属层中，获取在所有MOS结构的源极和/或漏极侧连接到阱电压的阱电压金属连接路径，并获取不连接到阱电压的其他金属连接路径的金属连接路径识别步骤；针对每一隔离阱区域，分别生成新的金属连接路径以填充到阱电压金属连接路径与其他金属连接路径之间的自由区域的金属连接路径生成步骤；及将新生成的金属连接路径与阱电压金属连接路径进行合并的金属连接路径合并步骤。并的金属连接路径合并步骤。并的金属连接路径合并步骤。

【技术实现步骤摘要】
半导体器件的金属层布局方法


[0001]本专利技术涉及半导体
，特别涉及一种半导体器件的金属层布局方法。

技术介绍

[0002]DRAM工艺中，布局通常使用多层例如3～4层金属层来进行器件连接。这导致基体上的衬底有源区与金属接触区例如源极金属接触区之间的连接较为薄弱，电压通过衬底有源区成为大电阻的长路径。
[0003]对于DRAM工艺中的CMOS结构，应避免由于寄生pnp和npn双极晶体管的相互作用而在电源和接地之间产生低阻抗路径而导致锁存的问题。
[0004]图1是示出锁存原理的电路结构示意图。布局工程师通常要求找到一种方法来降低图1中的电阻R1、R2，以在注入的电子到达寄生双极晶体管的基极之前捕获它们。
[0005]图2是示出图1对应的半导体结构的横截面的图。如图2所示，在N阱(Nwell)的情况下，PMOS衬底是连接到高电压VCC的N+有源区。N+有源区到Nwell之间有电阻R_nwell。在例如4金属工艺即存在最底层金属层(Metal0或M0)、第一金属层(Metal1或M1)、第二金属层(Metal2或M2)以及第三金属层(Metal3或M3)的情况下，假设在N+有源区到VCC端口之间有M0～M3电阻R_a1和R_a2。其中，M0和接触孔(Contact)的电阻为R_a1，M1、M2、M3及其之间过孔(Via)的电阻为R_a2。因此，图1中的R1可以分解为R1＝R_a1+R_a2+R_nwell。
[0006]在P阱(Pwell)的情况下，NMOS衬底是连接到接地电压GND的P+有源区。P+有源区到Psub之间有电阻R_sub。假设在P+有源区到GND端口之间有M0～M3电阻R_b1和R_b2。其中，M0和接触孔(Contact)的电阻为R_b1，M1、M2、M3及其之间过孔(Via)的电阻为R_b2。因此，图1中的R2可以分解为R2＝R_b1+R_b2+R_sub。
[0007]由于这种结构，布局需要寻求降低电阻R_a1、R_b1，且不调整N+到P+之间的空间。这有助于降低R1和R2的总值，从而避免锁存问题。
[0008]此外，对于MOS结构，还存在晶体管漏极侧到基体的电流泄漏问题。图3是示出MOS漏电流的情况的MOS结构的横截面的图。如图3所示，I3是基体和漏极之间的漏电流，主要来自pn结反向偏置电流。因此，减少到漏极的阱电阻、即基体上的衬底有源区与漏极金属接触区之间的电阻有助于避免pn结之间的电压降导致I3泄漏。

技术实现思路

[0009]本专利技术是为了解决上述问题而完成的，其目的在于提供一种可以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻的半导体器件的金属层布局方法。
[0010]本专利技术的半导体器件的金属层布局方法用于对形成有MOS结构的所述半导体器件的金属层中的金属连接路径进行增强，以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻，其包括：获取所述基体上的所有隔离阱区域的隔离阱获取步骤；在所述金属层中，获取在所有MOS结构的源极和/或漏极侧连接到阱电压的阱电压
金属连接路径，并获取不连接到阱电压的其他金属连接路径的金属连接路径识别步骤；针对每一隔离阱区域，分别生成新的金属连接路径以填充到所述阱电压金属连接路径与所述其他金属连接路径之间的自由区域的金属连接路径生成步骤；及将新生成的金属连接路径与所述阱电压金属连接路径进行合并的金属连接路径合并步骤。
[0011]优选为，在所述金属连接路径合并步骤之后，还包括在同一连接上为所述金属层及其相邻金属层之间填充接触孔、过孔的步骤。
[0012]优选为，在所述金属连接路径合并步骤之后，还包括按照DRC、ERC规则修改合并后的金属连接路径的步骤。
[0013]优选为，在所述金属连接路径生成步骤中，新生成的金属连接路径附有属于其对应的隔离阱的电压信息。
[0014]优选为，在所述金属连接路径合并步骤中，识别所述电压信息，将相同电压且相邻的金属连接路径合并为一个整体图案。
[0015]优选为，在所述金属连接路径生成步骤中，使新生成的金属连接路径相对于所述其他金属连接路径服从DRC间距规则。
[0016]优选为，所述金属层是最底层金属层。
[0017]优选为，所述半导体器件使用DRAM工艺。
[0018]根据本专利技术的半导体器件的金属层布局方法，通过针对基体上的每一隔离阱区域，新生成金属连接路径以填充隔离阱区域中的自由区域，从而对金属层中的金属连接路径进行增强，可以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻。
附图说明
[0019]图1是示出锁存原理的电路结构示意图。图2是示出图1对应的半导体结构的横截面的图。图3是示出MOS漏电流的情况的MOS结构的横截面的图。图4是示出本专利技术实施方式所涉及的半导体器件的金属层布局方法的流程图。图5是示出没有M0增强的原始图案的图。图6是示出通过每个隔离阱来分隔基体区域的图。图7是示出识别M0图案的图。图8是示出生成新的M0图案后的图。图9是示出将新生成的M0图案与阱电压M0图案进行合并后的图。图10是示出按照DRC、ERC规则修改合并后的MO图案并完成最终图案的图。图11是示出使用新的M0电阻后的半导体结构的横截面的图。
具体实施方式
[0020]在下面参照附图更全面地描述本专利技术，在其中示出本专利技术的实施例。然而，本专利技术可以以不同的方式实施，而不应限制于在此阐述的实施例。在附图中可以为了清楚起见放大层和区域的尺寸和相对尺寸。
[0021]为了描述的方便，可在此使用空间相对术语，例如“之下”、“下方”、“下”、“上方”、
“
上”等，来描述如图所示的一个元件或特性相对于另一元件或特性的关系。应理解，空间相对术语旨在包括除了在图中所示的指向之外的使用或操作的器件不同指向。
[0022]在此参照剖面图和俯视图说明描述本专利技术的实施例，该剖面图和俯视图的说明是本专利技术的理想化实施例的原理说明。因此，本专利技术的实施例不应构建为在此说明的区域的特定形状，而是包括由于例如制造工艺所导致的形状的偏差。因此，在图中说明的区域本质上是原理性的，并且不旨在限制本专利技术的范围。
[0023]除非另外限定，在此使用的术语具有与本专利技术所属领域的普通技术人员所通常理解相同的含义。术语应理解为具有与相关技术的上下文中的含义一致的含义，并不应以理想化或过度形式化来理解，除非在此明显地这样限定。
[0024]以下，参照图4来说明本专利技术实施方式所涉及的半导体器件的金属层布局方法的流程图。
[0025]本专利技术的半导体器件的金属层布局方法用于对形成有MOS结构的半导体器件的金属层中的金属连接路径进行增强，以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻，其包括如下步骤。
[0026]步骤S1(隔离阱获取步骤)：获取基体上的所有隔离阱区域，即通过隔离阱来分隔基体区域。
[0027]步骤S2(金属连接路径识别步骤)：在金属层中，获取在所有MOS结本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的金属层布局方法，用于对形成有MOS结构的所述半导体器件的金属层中的金属连接路径进行增强，以降低基体上的衬底有源区与源/漏极金属接触区之间的电阻，其特征在于，包括：获取所述基体上的所有隔离阱区域的隔离阱获取步骤；在所述金属层中，获取在所有MOS结构的源极和/或漏极侧连接到阱电压的阱电压金属连接路径，并获取不连接到阱电压的其他金属连接路径的金属连接路径识别步骤；针对每一隔离阱区域，分别生成新的金属连接路径以填充到所述阱电压金属连接路径与所述其他金属连接路径之间的自由区域的金属连接路径生成步骤；及将新生成的金属连接路径与所述阱电压金属连接路径进行合并的金属连接路径合并步骤。2.如权利要求1所述的半导体器件的金属层布局方法，其特征在于，在所述金属连接路径合并步骤之后，还包括在同一连接上为所述金属层及其相邻金属层之间填充接触孔、过孔的步骤。3.如权利要求1或2所述的半导...

【专利技术属性】
技术研发人员：唐力，
申请(专利权)人：东芯半导体股份有限公司，
类型：发明
国别省市：