【技术实现步骤摘要】
本公开涉及半导体存储器技术，特别涉及一种存储器装置及其数据操作方法。
技术介绍
1、随着半导体加工技术的飞速发展，存储器装置的预取位数和输入输出(ios)数有了较大的增长。例如，作为数据存取速度快且容量大的动态随机存取存储器(dynamicrandom access memory，dram)的一种，lpddr4(low power double data rate sdram：低功耗双倍数据率同步动态随机存取存储器)中，若预取位数为16，则16个ios的总存取位数达到256位。
2、图1中示出了现有的存储器装置的一个示例的数据路径全局图。如图1所示，在存储器装置1中包括用于存储数据的存储器阵列、用于在存储器阵列上执行读取和写入操作的外围接口模块、具有写流水线和读流水线的数据输入输出模块、多个数据端子(例如16个数据io)、以及用于输入读写指令、读写地址等的指令端子(指令io)。在数据写入操作中，从每一数据端子处提供16位串行写数据，然后将该串行写数据存储在输入寄存器中，通过写流水线以1:16的方式进行串并转换，得到共计256位的并行写数据，该256位的并行写数据沿着数据写入总线传输到外围接口模块，以加载到存储器阵列。在数据读取操作中，从存储器阵列经由外围接口模块获取256位的并行读数据，该256位的并行读数据沿数据读取总线传输到读流水线，在读流水线以16:1的方式进行并串转换，得到16位串行读数据，并传输到输出寄存器中，然后被提供到每一数据端子。存储器装置可以基于时钟端子产生的各种时钟信号(例如写时钟信号dclk1、
3、随着存储器装置的预取位数和输入输出数的大幅增长，从数据输入输出模块到外围接口模块之间存在大量的数据写入总线和数据读取总线，例如，图1中数据写入总线和数据读取总线上传输的数据位数达到256位。由此，存在作为数据总线的数据写入总线和数据读取总线占用大量金属走线线道，存储器装置的芯片尺寸增加的问题。
技术实现思路
1、本公开是为了解决现有技术中的上述问题而完成的，其目的在于提供一种可以减少数据总线的数量，从而可以减少金属线道，缩小裸片尺寸的存储器装置及其数据操作方法。
2、根据本公开的示例性实施例，提供了一种存储器装置，其包括：数据端子模块，该数据端子模块包括多个数据端子，每一数据端子用于输入n位串行写数据，或输出n位串行读数据；输入输出模块，该输入输出模块将从所述数据端子模块输入的数据传输到所述存储器阵列，或将从所述存储器阵列读取的数据输出到所述数据端子模块；及外围接口模块，该外围接口模块设置在所述存储器阵列与所述输入输出模块之间，用于在所述存储器阵列上执行读取和写入操作，通过数据写入总线和数据读取总线与所述输入输出模块之间传输数据，所述输入输出模块包括写流水线，该写流水线在数据写入操作期间，基于写时钟信号将从所述数据端子模块接收到的串行写数据以1：m1的方式串并转换为第一并行写数据，所述外围接口模块包括解串行器电路，该解串行器电路在数据写入操作期间，基于写时钟信号将经由所述数据写入总线从所述输入输出模块接收到的第一并行写数据以1：m2的方式串并转换为第二并行写数据，以写入到所述存储器阵列，其中，m1×m2＝n。
3、进一步地，所述外围接口模块还包括串行器电路，该串行器电路在数据读取操作期间，基于读时钟信号将从所述存储器阵列读取的并行读数据以m2:1的方式并串转换为第一串行读数据，所述输入输出模块还包括读流水线，该读流水线在数据读取操作期间，基于读时钟信号将经由所述数据读取总线从所述外围接口模块接收到的第一串行读数据以m1:1的方式并串转换为第二串行读数据，以输出到所述数据端子模块。
4、进一步地，每一数据端子用于输入16位串行写数据，所述写流水线以1：8的方式进行串并转换，所述解串行器电路以1：2的方式进行串并转换。
5、进一步地，每一数据端子用于输出16位串行读数据，所述串行器电路以2：1的方式进行并串转换，所述读流水线以8：1的方式进行并串转换。
6、进一步地，所述数据写入总线同时作为所述数据读取总线进行多路复用。
7、进一步地，所述存储器装置为dram装置。
8、根据本公开的另一示例性实施例，提供了一种存储器装置的数据操作方法，该存储器装置包括：存储器阵列，该存储器阵列包括多个呈阵列排布的存储单元；数据端子模块，该数据端子模块包括多个数据端子，每一数据端子用于输入n位串行写数据，或输出n位串行读数据；输入输出模块，该输入输出模块将从所述数据端子模块输入的数据传输到所述存储器阵列，或将从所述存储器阵列读取的数据输出到所述数据端子模块；及外围接口模块，该外围接口模块设置在所述存储器阵列与所述输入输出模块之间，用于在所述存储器阵列上执行读取和写入操作，通过数据写入总线和数据读取总线与所述输入输出模块之间传输数据，该数据操作方法包括如下步骤：在数据写入操作期间，利用所述输入输出模块中的写流水线，基于写时钟信号将从所述数据端子模块接收到的串行写数据以1：m1的方式串并转换为第一并行写数据；在数据写入操作期间，利用所述外围接口模块中的解串行器电路，基于写时钟信号将经由所述数据写入总线从所述输入输出模块接收到的第一并行写数据以1：m2的方式串并转换为第二并行写数据；及将所述第二并行写数据写入到所述存储器阵列，其中，m1×m2＝n。
9、进一步地，数据操作方法还包括如下步骤：在数据读取操作期间，利用所述外围接口模块中的串行器电路，基于读时钟信号将从所述存储器阵列读取的并行读数据以m2:1的方式并串转换为第一串行读数据；在数据读取操作期间，利用所述输入输出模块中的读流水线，基于读时钟信号将经由所述数据读取总线从所述外围接口模块接收到的第一串行读数据以m1:1的方式并串转换为第二串行读数据；及将所述第二串行读数据输出到所述数据端子模块。
10、根据本公开所涉及的存储器装置及其数据操作方法，可以减少数据总线的数量，从而可以减少金属线道，缩小存储器装置的芯片尺寸。
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1.一种存储器装置，其特征在于，包括：
2.如权利要求1所述的存储器装置，其特征在于，
3.如权利要求1所述的存储器装置，其特征在于，
4.如权利要求2所述的存储器装置，其特征在于，
5.如权利要求2所述的存储器装置，其特征在于，
6.如权利要求1所述的存储器装置，其特征在于，
7.一种存储器装置的数据操作方法，该存储器装置包括：
8.如权利要求7所述的存储器装置的数据操作方法，其特征在于，还包括如下步骤：
9.如权利要求7所述的存储器装置的数据操作方法，其特征在于，
10.如权利要求8所述的存储器装置的数据操作方法，其特征在于，
【技术特征摘要】
1.一种存储器装置，其特征在于，包括：
2.如权利要求1所述的存储器装置，其特征在于，
3.如权利要求1所述的存储器装置，其特征在于，
4.如权利要求2所述的存储器装置，其特征在于，
5.如权利要求2所述的存储器装置，其特征在于，
6.如权利要求1所述的存储器装...
【专利技术属性】
技术研发人员：胡杰，
申请(专利权)人：东芯半导体股份有限公司，
类型：发明
国别省市：
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