存储器结构制造技术

本发明专利技术提供一种存储器结构，包括基板、第一栅极结构、第二栅极结构及第三栅极结构、通道本体、介电膜以及第一侧插塞。第一栅极结构、第二栅极结构及第三栅极结构设置于基板上，沿着第一方向彼此分开且分别沿着第二方向与第三方向延伸。通道本体彼此分开且沿着第一方向穿过第一栅极结构、第二栅极结构及第三栅极结构。介电膜设置于第一栅极结构、第二栅极结构、第三栅极结构与通道本体之间。第一侧插塞电性连接于基板及通道本体。第一栅极结构、第二栅极结构及第三栅极结构环绕各个介电膜与各个通道本体，且介电膜不包括电荷存储结构。且介电膜不包括电荷存储结构。且介电膜不包括电荷存储结构。

【技术实现步骤摘要】
存储器结构


[0001]本专利技术有关于半导体结构，且特别有关于存储器结构。

技术介绍

[0002]动态随机存取存储器(Dynamic random access memories；DRAMs)为目前常见的一种半导体存储器。传统的DRAM的结构相当简单，每一个位元的数据都需一个晶体管(1T)跟一个电容(1C)来处理，即1T1C DRAM。然而，为了适应市场需求，存储器结构的尺寸需要越来越小，因此，传统DRAM的结构需要进一步的改良。

技术实现思路

[0003]本专利技术有关于一种存储器结构。本专利技术的存储器结构有利于缩小尺寸的存储器，且亦可维持存储器结构的性能表现。
[0004]根据本专利技术的一实施例，提出一种存储器结构。存储器结构包括一基板、一第一栅极结构、一第二栅极结构及一第三栅极结构、多个通道本体、多个介电膜以及第一侧插塞。第一栅极结构、第二栅极结构及第三栅极结构设置于基板上，沿着一第一方向彼此分开且分别沿着一第二方向与一第三方向延伸，其中第二栅极结构设置于第一栅极结构与第三栅极结构之间，第一方向、第二方向与第三方向彼此交错。通道本体彼此分开且沿着第一方向穿过第一栅极结构、第二栅极结构及第三栅极结构。介电膜设置于第一栅极结构与通道本体之间、第二栅极结构与通道本体之间及第三栅极结构与通道本体之间。第一侧插塞电性连接于基板及通道本体。其中，第一栅极结构、第二栅极结构及第三栅极结构环绕各个介电膜与各个通道本体，且介电膜不包括电荷存储结构。
[0005]为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：
附图说明
[0006]图1绘示依照本专利技术一实施例的存储器结构的立体示意图；
[0007]图2绘示依照本专利技术另一实施例的存储器结构的立体示意图；
[0008]图3A绘示依照本专利技术另一实施例的存储器结构的等效电路图；
[0009]图3B及图3C绘示依照本专利技术另一实施例的存储器结构的编程及擦除操作的模拟结果；
[0010]图4A绘示依照本专利技术一实施例的存储器结构在不同操作模式的电压
‑
时间关系图；
[0011]图4B绘示依照本专利技术一实施例的存储器结构在编程操作模式中第三栅极结构与位线之间之能带间隧穿的发生情形；
[0012]图4C绘示依照本专利技术一实施例的存储器结构在编程操作模式期间的编程脉冲时间与编程状态(programmed state)及擦除状态(erased state)之间的位线电流差异的关
系图；
[0013]图4D绘示依照本专利技术一实施例的存储器结构在编程操作模式与擦除操作模式的第三栅极结构的电压与位线电流的关系图；
[0014]图5A～6B绘示能带间隧穿机转中的模拟结果；
[0015]图7A绘示晶闸管的操作机转中实施例B与比较例B的模拟结果；及
[0016]图7B绘示晶闸管的操作机转中的实施例B的实验结果。
[0017]附图标记说明
[0018]10，20，30：存储器结构
[0019]100，200：基板
[0020]100a，200a：上表面
[0021]100D，120D，300D，320D：区域
[0022]112，212，312：第一栅极结构
[0023]114，214，314：第二栅极结构
[0024]116，216：第三栅极结构
[0025]120，220，320：通道本体
[0026]120A，220A：第一端
[0027]120B，220B：第二端
[0028]122，222：介电膜
[0029]132：第一插塞
[0030]134：第二插塞
[0031]136：第三插塞
[0032]140，240：第一侧插塞
[0033]250：第二侧插塞
[0034]2161：第一岛状结构
[0035]2162：第二岛状结构
[0036]2163：第三岛状结构
[0037]A，A
’
：剖面线端点
[0038]BP 第二侧接垫
[0039]BL：位线
[0040]BL1：第一位线
[0041]BL2：第二位线
[0042]CA，CB，CC，CS：存储单元单元
[0043]CP：第一侧接垫
[0044]H1，H2，H3：高度
[0045]LR1：第一着陆区
[0046]LR2：第二着陆区
[0047]LR3：第三着陆区
[0048]MA：存储器阵列区
[0049]R1～R8：着陆区
[0050]Read：读取操作模式
[0051]SA：阶梯区
[0052]SL：源极线
[0053]TA1～TA3，TB1～TB3，TC1～TC3，TS1～TS3：晶体管
[0054]W0：擦除操作模式
[0055]W1：编程操作模式
[0056]WD1，WD2，WD31，WD32，WD33：宽度
具体实施方式
[0057]以下提出相关实施例，配合图式以详细说明本公开所提出的存储器结构。然而，本公开并不以此为限。实施例中的叙述，例如细部结构、制造方法的步骤和材料应用等，仅为举例说明之用，本公开欲保护的范围并非仅限于所述情况。
[0058]同时，须注意的是，本公开并非显示出所有可能的实施例。相关
者当可在不脱离本公开的精神和范围的前提下，对实施例的结构和制造方法加以变化与修饰，以符合实际应用所需。因此，未于本公开提出的其他实施情况也可能可以应用。再者，图式简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图式仅作叙述实施例之用，而非用以限缩本公开保护范围。相同或相似的元件符号用以代表相同或相似的原件。
[0059]为了确保DRAM的扩展性(scaling)，业界已经研究了各种无电容DRAM(capacitor
‑
less DRAM)的替代方案。单晶体管DRAM(1T DRAM)由于不可控制的通道电位(channel potential)，未能成为成功的商业化产品。当字线(WL)偏压在读取、编程或擦除期间切换到其他操作时，1T DRAM的大的字线电容很容易将栅极偏压耦合至浮栅型(floating body)并导致微小的存储窗口(memory window)。双晶体管DRAM(2T DRAM)也存在类似的问题，即存储数据在瞬态操作(transient operation)期间很容易受到字线偏压的干扰。此外，2T DRAM需要使用非常昂贵的单片集成(monolithic integration)来实现三维DRAM(3D DRAM)。
[0060]为了克服上述问题，本专利技术提供包括3个晶体管(3T)的三维存储器结构(如图1及图2的存储器结构10及20所示)，用于3D D本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器结构，其特征在于，包括：一基板；一第一栅极结构、一第二栅极结构及一第三栅极结构，设置于该基板上，沿着一第一方向彼此分开且分别沿着一第二方向与一第三方向延伸，其中该第二栅极结构设置于该第一栅极结构与该第三栅极结构之间，该第一方向、该第二方向与该第三方向彼此交错；多个通道本体，彼此分开且沿着该第一方向穿过该第一栅极结构、该第二栅极结构及该第三栅极结构；多个介电膜，设置于该第一栅极结构与这些通道本体之间、该第二栅极结构与这些通道本体之间及该第三栅极结构与这些通道本体之间；以及一第一侧插塞，电性连接于该基板及这些通道本体；其中该第一栅极结构、该第二栅极结构及该第三栅极结构环绕各该介电膜与各该通道本体，且这些介电膜不包括电荷存储结构。2.根据权利要求1所述的存储器结构，其特征在于，这些通道本体的材料包括单晶硅。3.根据权利要求1所述的存储器结构，其特征在于，该基板具有一上表面，该上表面平行于该第二方向与该第三方向，且该上表面的法线方向平行于该第一方向。4.根据权利要求3所述的存储器结构，其特征在于，该基板中邻近于该上表面的区域具有一第一导电类型，这些通道本体具有电性接触于该上表面的一第一端以及远离于该上表面的一第二端，该第二端相对于该第一端，这些通道本体中邻近于该第二端的区域具有该第一导电类型。5.根据权利要求3所述的存储器结构，其特征在于，该基板中邻近于该上表面的区域具有一第一导电类型，这些通道本体具有电性接触于该上表面...

【专利技术属性】
技术研发人员：樊圣亭，陈威臣，吕函庭，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：