存储器元件制造技术

本申请提供一种存储器元件。该存储器元件包括一半导体基底，该基底的一表面突出有一鳍部；与该鳍部共形的一半导电层；配置在该半导电层上的一导电层；配置在该导电层上的一绝缘层；以及一突起，该突起包括从该半导电层横向突出并沿着该表面的一第一突起部分，从该导电层横向突出并在该第一突起部分上的一第二突起部分，以及从该绝缘层横向突出并在该第二突起部分上的一第三突起部分，其中该突起具有一下切轮廓。下切轮廓。下切轮廓。

【技术实现步骤摘要】
存储器元件


[0001]本申请案主张美国第17/582,193及17/582,551号专利申请案的优先权(即优先权日为“2022年1月24日”)，其内容以全文引用的方式并入本文中。
[0002]本公开关于一种存储器元件，特别是关于一种具有减少突起的存储胞的存储器元件。

技术介绍

[0003]动态随机存取存储器(DRAM)是一种半导体元件，用于将位元数据存储在集成电路(IC)内的独立电容中。DRAM通常形成沟槽式电容DRAM胞(cell)。一种埋入式栅极电极的先进制备方法涉及在包括一浅沟隔离(STI)结构的主动区(AA)的沟槽中建造一晶体管的栅极和字元线。
[0004]在过去的几十年里，随着半导体制造技术的不断改进，电子元件的尺寸也相应地缩小。由于胞晶体管的尺寸减少到几纳米的程度，可能会发生短路或桥接，因此可能导致胞晶体管操作期间的故障和元件性能的显著下降。因此，期望开发出解决相关制造难题的改进措施。
[0005]上文的“先前技术”说明仅是提供
技术介绍
，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

技术实现思路

[0006]本公开的一个方面提供一种存储器元件。该存储器元件包括一半导体基底，该半导体基底的一表面突出有一鳍部；与该鳍部共形配置的一半导电层；配置在该半导电层上的一导电层；配置在该导电层上的一绝缘层；以及一突起，该突起包括从该半导电层横向突出并沿着该表面的一第一突起部分、从该导电层横向突出并在该第一突起部分上的一第二突起部分，以及从该绝缘层横向突出并在该第二突起部分上的一第三突起部分，其中该突起具有一下切轮廓，并且该第三突起部分比该第一突起部分更为突出。
[0007]在一些实施例中，该第三突起部分从该绝缘层突出约30纳米至约300纳米。
[0008]在一些实施例中，该突起和该表面之间的一外部角度在约5
°
至约50
°
的范围内。
[0009]在一些实施例中，该下切轮廓包括该第一突起部分的一第一倾斜侧壁、该第二突起部分的一第二倾斜侧壁和该第三突起部分的一第三倾斜侧壁。
[0010]在一些实施例中，该第一倾斜侧壁、该第二倾斜侧壁和该第三倾斜侧壁实质上共面。
[0011]在一些实施例中，该第一倾斜侧壁与该第二倾斜侧壁结合，该第二倾斜侧壁与该第三倾斜侧壁结合。
[0012]在一些实施例中，该第二倾斜侧壁配置在该第一倾斜侧壁和该第三倾斜侧壁之间。
[0013]在一些实施例中，该半导电层包括多晶硅。
[0014]在一些实施例中，该导电层包括钨。
[0015]在一些实施例中，该绝缘层包括氧化物。
[0016]在一些实施例中，该突起距离该表面的高度约为250纳米。
[0017]在一些实施例中，存储器元件更包括设置在该半导体基底上的一接触插塞，其中该接触插塞与该突起的一距离实质上大于200纳米。
[0018]在一些实施例中，该距离实质上小于500纳米。
[0019]在一些实施例中，该接触插塞包括钨。
[0020]本公开的另一个方面提供一种存储器元件。该存储器元件包括一半导体基底，该半导体基底的一表面突出有一鳍部；与该鳍部共形配置的一半导电层，具有远离该鳍部横向突出并沿着该表面的一第一突起部分；与该半导电层共形配置的一导电层，具有远离该鳍部横向突出且在该第一突起部分上的一第二突起部分；以及与该导电层共形配置的一绝缘层，具有远离该鳍部横向突出且在该第二突起部分上的一第三突起部分，其中该第三突起部分的一长度实质上小于300纳米。
[0021]在一些实施例中，该长度实质上大于30纳米。
[0022]在一些实施例中，该第一突起部分实质上比该第二突起部分长。
[0023]在一些实施例中，该第二突起部分实质上比该第三突起部分长。
[0024]在一些实施例中，该第一突起部分的一第一侧壁、该第二突起部分的一第二侧壁和该第三突起部分的一第三侧壁实质上共面。
[0025]在一些实施例中，该第一侧壁与该第二侧壁结合，该第二侧壁与该第三侧壁结合。
[0026]在一些实施例中，该第二侧壁经配置在该第一侧壁和该第三侧壁之间。
[0027]在一些实施例中，该存储器元件更包括配置在该半导体基底上的一接触插塞，其中该接触插塞与该第一突起部分间隔约200纳米至约500纳米的一距离。
[0028]在一些实施例中，该接触插塞与该第二突起部分间隔该距离。
[0029]在一些实施例中，该接触插塞与该第三突起部分间隔该距离。
[0030]本公开的另一个方面提供一种存储器元件的制备方法。该制备方法包括以下步骤：提供一半导体基底，该半导体基底的一表面突出有一鳍部；在该半导体基底上配置一半导电材料并与该鳍部共形；在该半导电材料上配置一导电材料；在该导电材料上配置一绝缘材料；在该绝缘材料上配置一图案化光阻；以一第一预定角度向一等离子体施加一电场，以去除通过该图案化光阻曝露的一部分绝缘材料，以形成一绝缘层，去除该部分绝缘材料下的一部分导电材料，以形成一导电层，以及去除该部分绝缘材料下的一部分半导电材料，以形成一半导电层；以及从该绝缘层去除该图案化光阻。
[0031]在一些实施例中，该半导体基底在施加该电场的期间旋转。
[0032]在一些实施例中，该部分绝缘材料、该部分导电材料和该部分半导电材料是借由一干式蚀刻制程去除。
[0033]在一些实施例中，该第一预定角度在约5
°
至约50
°
的范围内。
[0034]在一些实施例中，该制备方法更包括在该半导体基底下设置一阴极，并在该图案化光阻和该绝缘材料上设置一阳极。
[0035]在一些实施例中，该阳极相对于该阴极以一第二预定角度倾斜，而该第二预定角
度在约40
°
至约85
°
的范围内。
[0036]在一些实施例中，该等离子体以该第一预定角度轰击该部分绝缘材料、该部分导电材料或该部分半导电材料。
[0037]在一些实施例中，该部分绝缘材料、该部分导电材料和该部分半导电材料被依次或同时移除。
[0038]在一些实施例中，在施加该电场后，该半导电层包括从该半导电层横向突出并沿着该表面的一第一突起部分，该导电层包括从该导电层横向突出并在该第一突起部分上的一第二突起部分，以及该绝缘层包括从该绝缘层横向突出并在该第二突起部分上的一第三突起部分。
[0039]在一些实施例中，该制备方法更包括在该半导体基底上形成一接触插塞，与该第一突起部分、该第二突起部分和该第三突起部分相邻配置。
[0040]在一些实施例中，该接触插塞与该第三突起部分为约200纳米至约500纳米的距离间隔开。
[0041]总之，由于在干式蚀刻制程中施加预定角度的电场，等离子体以预定角度轰击在存储胞上，借由干式蚀刻制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器元件，包括：一半导体基底，该半导体基底的一表面突出有一鳍部；一半导电层，与该鳍部共形配置；一导电层，配置在该半导电层上；一绝缘层，配置在该导电层上；以及一突起，包括从该半导电层横向突出并沿着该表面的一第一突起部分、从该导电层横向突出并在该第一突起部分上的一第二突起部分，以及从该绝缘层横向突出并在该第二突起部分上的一第三突起部分，其中该突起具有一下切轮廓，并且该第三突起部分比该第一突起部分更为突出。2.如权利要求1所述的存储器元件，其中该第三突起部分从该绝缘层突出的长度在约30纳米至约300纳米的范围内。3.如权利要求1所述的存储器元件，其中该突起和该表面之间的一外部角度在约5
°
至约50
°
的范围内。4.如权利要求1所述的存储器元件，其中该下切轮廓包括该第一突起部分的一第一倾斜侧壁、该第二突起部分的一第二倾斜侧壁和该第三突起部分的一第三倾斜侧壁。5.如权利要求4所述的存储器元件，其中该第一倾斜侧壁、该第二倾斜侧壁和该第三倾斜侧壁实质上共面。6.如权利要求4所述的存储器元件，其中该第一倾斜侧壁与该第二倾斜侧壁结合，该第二倾斜侧壁与该第三倾斜侧壁结合。7.如权利要求4所述的存储器元件，其中该第二倾斜侧壁配置在该第一倾斜侧壁和该第三倾斜侧壁之间。8.如权利要求1所述的存储器元件，其中该半导电层包括多晶硅，该导电层包括钨，该绝缘层包括氧化物，以及接触插塞包括钨(W)。9.如权利要求1所述的存储器元件，其中该突起距离该表面的高度约为250纳米。10.如权利要求1所述的存储器元件，更包括设置在该半导体基底上的一接...

【专利技术属性】
技术研发人员：庄晴凯，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：