半导体存储装置制造方法及图纸

实施方式提供一种能够提高可靠性的半导体存储装置。根据实施方式，半导体存储装置包含第1存储器串SR、第1字线WL、第2字线WL、第1选择栅极线SGD、第2选择栅极线SGS、及控制电路16，所述第1存储器串SR包含第1选择晶体管ST1、第1存储单元MT、第2存储单元MT、及第2选择晶体管ST2。控制电路16在对第1存储单元MT的写入动作中，反复进行包含编程动作及编程验证动作的编程循环，在编程循环的反复结束之后，执行对第1及第2字线施加第1电压VREAD，且对第1及第2选择栅极线施加第2电压VSG的第1动作。选择栅极线施加第2电压VSG的第1动作。选择栅极线施加第2电压VSG的第1动作。

【技术实现步骤摘要】
半导体存储装置
[0001]分案申请的相关信息
[0002]本案是分案申请。该分案的母案是申请日为2018年7月25日、申请号为201810825378.3、专利技术名称为“半导体存储装置”的专利技术专利申请案。
[0003][相关申请][0004]本申请享有以日本专利申请2017
‑
252186号(申请日：2017年12月27日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0005]本专利技术的实施方式涉及一种半导体存储装置。

技术介绍

[0006]作为半导体存储装置，已知有NAND型(Not
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And，与非)闪速存储器。

技术实现思路

[0007]实施方式提供一种能够提高可靠性的半导体存储装置。
[0008]实施方式的半导体存储装置包含：第1存储器串，包含分别串联连接的第1选择晶体管、第1存储单元、第2存储单元、及第2选择晶体管；第1字线，连接在第1存储单元的栅极；第2字线，连接在第2存储单元的栅极；第1选择栅极线，连接在第1选本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：第1存储器串，包含串联连接的第1选择晶体管、第1存储单元、第2存储单元、及第2选择晶体管；第2存储器串，包含串联连接的第3选择晶体管、第3存储单元、第4存储单元、及第4选择晶体管；第1字线，连接在所述第1存储单元的栅极及所述第3存储单元的栅极；第2字线，连接在所述第2存储单元的栅极及所述第4存储单元的栅极；第1选择栅极线，连接在所述第1选择晶体管的栅极；第2选择栅极线，连接在所述第2选择晶体管的栅极；第3选择栅极线，连接在所述第3选择晶体管的栅极；第4选择栅极线，连接在所述第4选择晶体管的栅极；及控制电路，构成为控制对所述第1存储器串的写入动作及读出动作；且所述控制电路是：在对所述第1字线施加编程电压之后，执行第1动作，即，对所述第1字线及所述第2字线施加第1电压，且对所述第1选择栅极线及所述第2选择栅极线、所述第3选择栅极线及所述第4选择栅极线中的至少一个施加第2电压；其中，所述第3选择栅极线在所述第1字线被施加所述编程电压期间，被施加使所述第3选择晶体管为断开的第3电压。2.根据权利要求1所述的半导体存储装置，其还具备：驱动电路，经由第1晶体管连接在所述第1字线，经由第2晶体管连接在所述第1选择栅极线，且经由第3晶体管连接在所述第2选择栅极线；信号线，共用地连接在所述第1至第3晶体管的栅极；及解码器电路，连接着所述信号线；且所述控制电路是：在对所述第1字线施加编程电压后，执行第2动作，并在执行所述第2动作之后执行所述第1动作，所述第2动作是对所述信号线施加将所述第1至第3晶体管设为导通状态的第3电压，并在施加所述第3电压之后对所述信号线施加将所述第1至第3晶体管设为断开状态的低于所述第3电压的第4电压。3.根据权利要求1或2所述的半导体存储装置，其中所述第1选择晶体管还具备与所述第3选择晶体管共用地连接的第1位线。4.根据权利要求1所述的半导体存储装置，其中在对所述第1字线施加编程电压之后，在所述第1动作前对所述第1选择栅极线施加使所述第1选择晶体管为断开的第5电压，对所述第...

【专利技术属性】
技术研发人员：坪内洋，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：