半导体存储装置制造方法及图纸

本发明专利技术提供使读出动作高速化的半导体存储装置。一个实施方式的半导体存储装置具有：多个第1存储单元晶体管(MT0～MT7)、第1选择晶体管(ST1)、第2选择晶体管(ST2)、多个第2存储单元晶体管(MT0～MT7)、第3选择晶体管(ST3)、第4选择晶体管(ST4)、与所述多个第1存储单元晶体管(MT0～MT7)被共同地驱动的多个第3存储单元晶体管(MT8～MT15)、第5选择晶体管(ST5)、第6选择晶体管(ST6)、与上述多个第2存储单元晶体管(MT0～MT7)被共同地驱动的多个第4存储单元晶体管(MT8～MT15)、第7选择晶体管(ST7)和第8选择晶体管(ST8)。和第8选择晶体管(ST8)。和第8选择晶体管(ST8)。

【技术实现步骤摘要】
半导体存储装置
[0001]相关申请
[0002]本申请享受以日本专利申请2022
‑
002327号(申请日：2022年1月11日)为基础申请的优先权。本申请通过参考此基础申请而包括基础的全部内容。


[0003]本专利技术的实施方式涉及一种半导体存储装置。

技术介绍

[0004]作为非易失性半导体存储装置，已知有NAND型闪存。

技术实现思路

[0005]实施方式的目的在于提供一种能够高密度化的半导体存储装置。
[0006]实施方式的半导体存储装置具备：基板；第1存储柱，从所述基板沿第1方向延伸，具有：多个第1存储单元晶体管，相互串联电连接，具有第1端部和第2端部；第1选择晶体管，与所述第1端部电连接；第2选择晶体管，与所述第2端部电连接；多个第2存储单元晶体管，与所述多个第1存储单元晶体管电绝缘，该多个第2存储单元晶体管相互串联电连接，具有第3端部和第4端部；第3选择晶体管，将所述第1选择晶体管与所述第3端部电连接；第4选择晶体管，将所述第2选择晶体管与所述第4端部电连接；多个第3存储单元晶体管，相互串联电连接，具有第5端部和第6端部；第5选择晶体管，将所述第2选择晶体管及所述第4选择晶体管与所述第5端部电连接；第6选择晶体管，与所述第6端部电连接；多个第4存储单元晶体管，与所述多个第3存储单元晶体管电绝缘，该多个第4存储单元晶体管相互串联电连接，具有第7端部和第8端部；第7选择晶体管，将所述第2选择晶体管、所述第4选择晶体管及所述第5选择晶体管与所述第7端部电连接；以及第8选择晶体管，将所述第6选择晶体管与所述第8端部电连接；第1选择栅极线，在所述基板之上，与所述基板的基板面平行地设置，与所述第1存储柱的第1侧对置，并与所述第1选择晶体管的栅极电连接；多个第1字线，在所述第1选择栅极线之上，与所述基板的基板面平行地设置，与所述第1存储柱的所述第1侧对置，并与所述多个第1存储单元晶体管的栅极分别电连接；第2选择栅极线，在所述多个第1字线之上，与所述基板的基板面平行地设置，与所述第1存储柱的所述第1侧对置，并与所述第2选择晶体管的栅极电连接；第3选择栅极线，在所述基板之上，与所述基板的所述基板面平行地设置，在所述第1方向上的位置与所述第1选择栅极线在所述第1方向上的位置相同，与所述第1存储柱的第2侧对置，并与所述第3选择晶体管的栅极电连接；多个第2字线，在所述第3选择栅极线之上，与所述基板的基板面平行地设置，在所述第1方向上的位置分别与所述多个第1字线在所述第1方向上的位置相同，与所述第1存储柱的所述第2侧对置，并与所述多个第2存储单元晶体管的栅极电连接；第4选择栅极线，在所述多个第2字线之上，与所述基板的基板面平行地设置，在所述第1方向上的位置与所述第2选择栅极线在所述第1方向上的位置相同，与所述第1存储柱的第2侧对置，并与所述第4选择晶体管的栅极电连接；
第5选择栅极线，在所述基板之上，与所述基板的基板面平行地设置，与所述第1存储柱的第1侧对置，并与所述第5选择晶体管的栅极电连接；多个第3字线，在所述第5选择栅极线之上，与所述基板的基板面平行地设置，与所述第1存储柱的所述第1侧对置，并与所述多个第3存储单元晶体管的栅极及所述多个第1字线分别电连接；第6选择栅极线，在所述多个第3字线之上，与所述基板的基板面平行地设置，与所述第1存储柱的所述第1侧对置，并与所述第6选择晶体管的栅极电连接；第7选择栅极线，在所述基板之上，与所述基板的所述基板面平行地设置，在所述第1方向上的位置与所述第5选择栅极线在所述第1方向上的位置相同，与所述第1存储柱的第2侧对置，并与所述第7选择晶体管的栅极电连接；多个第4字线，在所述第7选择栅极线之上，与所述基板的基板面平行地设置，在所述第1方向上的位置与所述多个第3字线在所述第1方向上的位置分别相同，与所述第1存储柱的所述第2侧对置，并与所述多个第4存储单元晶体管的栅极及所述多个第2字线分别电连接；以及第8选择栅极线，在所述多个第4字线之上，与所述基板的基板面平行地设置，在所述第1方向上的位置与所述第6选择栅极线在所述第1方向上的位置相同，与所述第1存储柱的第2侧对置，并与所述第8选择晶体管的栅极电连接。
附图说明
[0007]图1是表示包括第1实施方式的半导体存储装置的存储系统的结构的框图。
[0008]图2是表示第1实施方式的半导体存储装置中的存储单元阵列的电路结构的示意图。
[0009]图3是表示第1实施方式的选择栅极线、位线及存储柱的平面布局的示意图。
[0010]图4是表示第1实施方式的字线及存储柱的平面布局的示意图。
[0011]图5是图3及图4所示的半导体存储装置的B1
‑
B2切断部端面图。
[0012]图6是图3及图4所示的半导体存储装置的A1
‑
A2切断部端面图。
[0013]图7是图5所示的存储单元晶体管的C1
‑
C2切断部端面图。
[0014]图8是图7所示的存储单元晶体管的D1
‑
D2切断部端面图。
[0015]图9是表示第1实施方式的半导体存储装置中的存储柱的等效电路的图。
[0016]图10是表示第1实施方式的半导体存储装置中的存储柱的等效电路的另一例的图。
[0017]图11是用于说明第1实施方式的电压生成电路、驱动器组、选择栅极线或字线的电连接的图。
[0018]图12是用于说明第1实施方式的电压生成电路、驱动器组、选择栅极线或字线的电连接的图。
[0019]图13是用于说明第1实施方式的偶数字线驱动器与行解码器的电连接的示意图。
[0020]图14是用于说明第1实施方式的奇数字线驱动器与行解码器的电连接的示意图。
[0021]图15是用于说明第1实施方式的电压生成电路27和偶数字线驱动器28的电连接的示意图。
[0022]图16是用于说明第1实施方式的电压生成电路27和奇数字线驱动器28的电连接的示意图。
[0023]图17是示意性地表示在第1实施方式的半导体存储装置中，存储柱的等效电路及
经由字线施加于各个存储单元晶体管的电压的图。
[0024]图18的(a)～(c)是示意性地表示在第1实施方式的半导体存储装置中，数据读出动作时的各种信号的时序图的图。
[0025]图19是示意性地表示在第1实施方式的半导体存储装置中，存储柱的等效电路及经由字线施加于各个存储单元晶体管的电压的图。
[0026]图20的(a)～(c)是示意性地表示在第1实施方式的半导体存储装置中，数据读出动作时的各种信号的时序图的图。
[0027]图21是示意性地表示在第2实施方式的半导体存储装置的第1例中，存储柱的等效电路及经由字线施加于各个存储单元晶体管的电压的图。
[0028]图22是示意性地表示在第2实施方式的半导体存储装置的第2例中，存储柱的等效电路及经由字线施加于各个存储单元晶体管的电压的图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：基板；第1存储柱，从所述基板沿第1方向延伸，具有：多个第1存储单元晶体管，相互串联电连接，具有第1端部和第2端部；第1选择晶体管，与所述第1端部电连接；第2选择晶体管，与所述第2端部电连接；多个第2存储单元晶体管，与所述多个第1存储单元晶体管电绝缘，该多个第2存储单元晶体管相互串联电连接，具有第3端部和第4端部；第3选择晶体管，将所述第1选择晶体管与所述第3端部电连接；第4选择晶体管，将所述第2选择晶体管与所述第4端部电连接；多个第3存储单元晶体管，相互串联电连接，具有第5端部和第6端部；第5选择晶体管，将所述第2选择晶体管及所述第4选择晶体管与所述第5端部电连接；第6选择晶体管，与所述第6端部电连接；多个第4存储单元晶体管，与所述多个第3存储单元晶体管电绝缘，该多个第4存储单元晶体管相互串联电连接，具有第7端部和第8端部；第7选择晶体管，将所述第2选择晶体管、所述第4选择晶体管及所述第5选择晶体管与所述第7端部电连接；以及第8选择晶体管，将所述第6选择晶体管与所述第8端部电连接；第1选择栅极线，在所述基板之上，与所述基板的基板面平行地设置，与所述第1存储柱的第1侧对置，并与所述第1选择晶体管的栅极电连接；多个第1字线，在所述第1选择栅极线之上，与所述基板的基板面平行地设置，与所述第1存储柱的所述第1侧对置，并与所述多个第1存储单元晶体管的栅极分别电连接；第2选择栅极线，在所述多个第1字线之上，与所述基板的基板面平行地设置，与所述第1存储柱的所述第1侧对置，并与所述第2选择晶体管的栅极电连接；第3选择栅极线，在所述基板之上，与所述基板的所述基板面平行地设置，在所述第1方向上的位置与所述第1选择栅极线在所述第1方向上的位置相同，与所述第1存储柱的第2侧对置，并与所述第3选择晶体管的栅极电连接；多个第2字线，在所述第3选择栅极线之上，与所述基板的基板面平行地设置，在所述第1方向上的位置分别与所述多个第1字线在所述第1方向上的位置相同，与所述第1存储柱的所述第2侧对置，并与所述多个第2存储单元晶体管的栅极电连接；第4选择栅极线，在所述多个第2字线之上，与所述基板的基板面平行地设置，在所述第1方向上的位置与所述第2选择栅极线在所述第1方向上的位置相同，与所述第1存储柱的第2侧对置，并与所述第4选择晶体管的栅极电连接；第5选择栅极线，在所述基板之上，与所述基板的基板面平行地设置，与所述第1存储柱的第1侧对置，并与所述第5选择晶体管的栅极电连接；多个第3字线，在所述第5选择栅极线之上，与所述基板的基板面平行地设置，与所述第1存储柱的所述第1侧对置，并与所述多个第3存储单元晶体管的栅极及所述多个第1字线分别电连接；第6选择栅极线，在所述多个第3字线之上，与所述基板的基板面平行地设置，与所述第
1存储柱的所述第1侧对置，并与所述第6选择晶体管的栅极电连接；第7选择栅极线，在所述基板之上，与所述基板的所述基板面平行地设置，在所述第1方向上的位置与所述第5选择栅极线在所述第1方向上的位置相同，与所述第1存储柱的第2侧对置，并与所述第7选择晶体管的栅极电连接；多个第4字线，在所述第7选择栅极线之上，与所述基板的基板面平行地设置，在所述第1方向上的位置与所述多个第3字线在所述第1方向上的位置分别相同，与所述第1存储柱的所述第2侧对置，并与所述多个第4存储单元晶体管的栅极及所述多个第2字线分别电连接；以及第8选择栅极线，在所述多个第4字线之上，与所述基板的基板面平行地设置，在所述第1方向上的位置与所述第6选择栅极线在所述第1方向上的位置相同，与所述第1存储柱的第2侧对置，并与所述第8选择晶体管的栅极电连接。2.根据权利要求1所述的半导体存储装置，还具备控制电路，该控制电路，对所述第1选择栅极线、所述第2选择栅极线、所述第7选择栅极线以及所述第8选择栅极线施加第1电压，对所述第3选择栅极线、所述第4选择栅极线、所述第5选择栅极线以及所述第6选择栅极线施加比所述第1电压高的第2电压，对所述多个第1字线中的一个第1字线施加比所述第1电压高且比所述第2电压低的第3电压，对所述多...

【专利技术属性】
技术研发人员：犬塚雄贵，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：