非易失性存储器件和操作非易失性存储器件的方法技术

非易失性存储器件包括存储单元阵列、地址解码器、泄漏检测器和控制电路。存储单元阵列包括对应于不同位线的多个存储阵列片(MAT)。泄漏检测器在地址解码器中的感测节点处共同耦接到多个MAT。控制电路在N

【技术实现步骤摘要】
非易失性存储器件和操作非易失性存储器件的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年12月7日递交的韩国专利申请No.10
‑
2021
‑
0173596和于2022年1月26日递交的韩国专利申请No.10
‑
2022
‑
0011290的优先权，每一个申请的全部公开内容通过引用并入本文。


[0003]示例实施例总体上涉及半导体存储器件，并且更具体地，涉及非易失性存储器件和操作非易失性存储器件的方法。

技术介绍

[0004]用于存储数据的半导体存储器件可以分类为易失性存储器件和非易失性存储器件。易失性存储器件(例如，动态随机存取存储器(DRAM)器件)通常被配置为通过对存储单元中的电容器充电或放电来存储数据，并且在断电时丢失所存储的数据。非易失性存储器件(例如闪存器件)即使在断电时也可以保持所存储的数据。易失性存储器件广泛用作各种装置的主存储器，而非易失性存储器件广泛用于存储各种电子设备(例如，计算机、移动设备等)中的程序代码和/或数据。
[0005]近来，已经开发了具有三维结构的非易失性存储器件(例如竖直NAND存储器件)，以提高非易失性存储器件的集成度和存储容量。

技术实现思路

[0006]一些示例实施例提供了一种非易失性存储器件，其能够快速检测包括发生泄漏的字线的存储阵列片(Memory Array Tile，MAT)。
[0007]一些示例实施例提供了一种操作非易失性存储器件的方法，该方法能够快速检测包括发生泄漏的字线的MAT。
[0008]根据示例实施例，非易失性存储器件包括存储单元阵列、地址解码器、至少一个泄漏检测器、以及控制电路。存储单元阵列包括对应于不同位线的多个存储阵列片MAT。多个MAT中的每一个包括至少一个存储块，存储块包括多个单元串，多个单元串中的每一个包括串选择晶体管、多个存储单元和地选择晶体管，串选择晶体管、多个存储单元和地选择晶体管串联连接并沿着竖直方向设置在位线与公共源极线之间。地址解码器通过多条字线耦接到存储单元阵列，并向存储单元阵列提供字线电压。至少一个泄漏检测器在地址解码器中的感测节点处共同耦接到多个MAT。控制电路控制地址解码器和至少一个泄漏检测器。控制电路在N
‑
多MAT模式下对选自多个MAT的M个MAT执行第一泄漏检测操作以确定M个MAT的至少一部分字线的泄漏，在该N
‑
多MAT模式期间，多个MAT中的N个MAT同时操作，响应于基于第一泄漏检测操作的结果检测到M个MAT的至少一部分字线的泄漏，禁止M个MAT中的至少一个MAT，并且对M个MAT中除了被禁止的至少一个MAT之外的至少一个目标MAT执行第二泄漏检测操作。M是大于1的自然数，并且N是大于1的自然数。
[0009]根据示例实施例，提供了一种操作非易失性存储器件的方法，非易失性存储器件包括存储单元阵列，存储单元阵列包括与不同位线相对应的多个MAT。多个MAT中的每一个包括至少一个存储块，存储块包括多个单元串，多个单元串中的每一个包括串选择晶体管、多个存储单元和地选择晶体管，串选择晶体管、多个存储单元和地选择晶体管串联连接并沿着竖直方向设置在位线与公共源极线之间。根据该方法，在N
‑
多MAT模式下对选自多个MAT的M个MAT执行第一泄漏检测操作以确定M个MAT的至少一部分字线的泄漏，在N
‑
多MAT模式期间，多个MAT中的N个MAT同时操作，响应于基于第一泄漏检测操作的结果检测到M个MAT的至少一部分字线的泄漏，禁止M个MAT中的至少一个MAT，并且对M个MAT中除了被禁止MAT之外的至少一个目标MAT执行第二泄漏检测操作。M是大于1的自然数，并且N是大于1的自然数。
[0010]根据示例实施例，非易失性存储器件包括存储单元阵列、电压产生器、地址解码器、至少一个泄漏检测器、以及控制电路。存储单元阵列包括与不同位线相对应的多个MAT，多个MAT中的每一个包括至少一个存储块，存储块包括多个单元串，多个单元串中的每一个包括串选择晶体管、多个存储单元和地选择晶体管，串选择晶体管、多个存储单元和地选择晶体管串联连接并沿着竖直方向设置在位线与公共源极线之间。电压产生器基于控制信号来产生字线电压。地址解码器通过多条字线耦接到存储单元阵列，并向存储单元阵列提供字线电压。至少一个泄漏检测器在地址解码器中的感测节点处共同耦接到多个MAT。控制电路控制电压产生器、地址解码器和至少一个泄漏检测器。控制电路在N
‑
多MAT模式下对选自多个MAT的M个MAT执行第一泄漏检测操作以确定M个MAT的至少一部分字线的泄漏，在N
‑
多MAT模式期间，多个MAT中的N个MAT同时操作，响应于基于第一泄漏检测操作的结果检测到M个MAT的至少一部分字线的泄漏，禁止M个MAT中的至少一个MAT，并且对M个MAT中除了被禁止MAT之外的至少一个目标MAT执行第二泄漏检测操作。M是大于1的自然数，并且N是大于1的自然数。
[0011]根据示例实施例的非易失性存储器件和操作非易失性存储器件的方法在N
‑
多MAT模式下对选自多个MAT的M个MAT执行第一泄漏检测操作以确定M个MAT的至少一部分字线的泄漏，在N
‑
多MAT模式期间，多个MAT中的N个MAT同时操作，响应于检测到M个MAT的至少一部分字线的泄漏，禁止M个MAT中的至少一个MAT，并且对M个MAT中除了被禁止MAT之外的至少一个目标MAT执行第二泄漏检测操作。因此，在示例实施例中，非易失性存储器件和操作非易失性存储器件的方法可以快速识别其中发生泄漏的MAT，并且可以防止其中未发生泄漏的MAT的存储块被处理为坏块(例如，运行时坏块)。
附图说明
[0012]根据结合附图的以下详细描述，将更清楚地理解说明性的非限制性示例实施例。
[0013]图1是示出了根据示例实施例的存储系统的框图。
[0014]图2是示出了根据示例实施例的图1的存储系统中的非易失性存储器件的框图。
[0015]图3示意性地示出了根据示例实施例的图1的非易失性存储器件的结构。
[0016]图4是示出了根据示例实施例的图2的非易失性存储器件中的MAT配置的电路图。
[0017]图5是示出了根据示例实施例的图2的非易失性存储器件中的存储单元阵列的示例的框图。
[0018]图6是示出了根据示例实施例的图5中的存储块之一的电路图。
[0019]图7是示出了图6的存储块中的单元串的示例结构的图。
[0020]图8是示出了根据示例实施例的被包括在图7的单元串中的存储单元的图。
[0021]图9是示出了根据示例实施例的图2的非易失性存储器件中的控制电路的框图。
[0022]图10是示出了根据示例实施例的图2的非易失性存储器件中的地址解码器的示例的框图。
[0023]图11是示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器件，包括：存储单元阵列，包括与多条位线中的不同位线相对应的多个存储阵列片MAT，其中，所述多个MAT中的每一个包括至少一个存储块，所述存储块包括多个单元串，所述多个单元串中的每一个包括串选择晶体管、多个存储单元和地选择晶体管，所述串选择晶体管、所述多个存储单元和所述地选择晶体管串联连接并沿着竖直方向设置在所述多条位线中的位线与公共源极线之间；地址解码器，通过多条字线耦接到所述存储单元阵列，其中，所述地址解码器被配置为向所述存储单元阵列提供字线电压；至少一个泄漏检测器，在所述地址解码器中的感测节点处共同耦接到所述多个MAT；以及控制电路，被配置为控制所述地址解码器和所述至少一个泄漏检测器，其中，所述控制电路被配置为：在N
‑
多MAT模式下对选自所述多个MAT的M个MAT执行第一泄漏检测操作以确定所述M个MAT的至少一部分字线的泄漏，在所述N
‑
多MAT模式期间，所述多个MAT中的N个MAT同时操作，其中，M是大于1的自然数，并且N是大于1的自然数，响应于基于所述第一泄漏检测操作的结果检测到所述M个MAT的至少一部分字线的泄漏，禁止所述M个MAT中的至少一个MAT，以及对所述M个MAT中除了被禁止的至少一个MAT之外的至少一个目标MAT执行第二泄漏检测操作。2.根据权利要求1所述的非易失性存储器件，其中，所述控制电路被配置为通过以下方式执行所述第一泄漏检测操作：多个通道晶体管分别将所述M个MAT中的每一个MAT的串选择线、多条字线和地选择线连接到多条驱动线，所述控制电路在字线建立时段期间并且在将第一电压施加到与所述多个通道晶体管的每个栅极耦接的块字线时，将第二电压施加到与所述感测节点共同耦接的所述多条驱动线以向所述多条字线提供第三电压，其中，所述串选择线耦接到所述串选择晶体管，所述多条字线耦接到所述多个存储单元，所述地选择线耦接到所述地选择晶体管；在字线发展时段期间并且在用所述第二电压对所述多条驱动线进行预充电时，将第四电压施加到所述块字线以截止所述多个通道晶体管，以发展所述多条字线；以及在感测时段期间，将小于所述第一电压的第五电压施加到所述块字线，检测所述感测节点的电压降，并且基于所述电压降来检测泄漏。3.根据权利要求1所述的非易失性存储器件，其中，所述控制电路被配置为通过以下方式执行所述第二泄漏检测操作：在字线建立时段期间、字线发展时段期间以及感测时段期间，去激活所述被禁止的至少一个MAT的第二块字线，多个通道晶体管分别将至少一个目标MAT的串选择线、多条字线和地选择线连接到多条驱动线，所述控制电路在所述字线建立时段期间并且在将第一电压施加到与所述多个通
道晶体管的每个栅极耦接的第一块字线时，将第二电压施加到与所述感测节点共同耦接的所述多条驱动线以向所述多条字线提供第三电压，其中，所述串选择线耦接到所述串选择晶体管，所述多条字线耦接到所述多个存储单元，所述地选择线耦接到所述地选择晶体管；在所述字线发展时段期间并且在用所述第二电压对所述多条驱动线进行预充电时，将第四电压施加到所述第一块字线以截止所述多个通道晶体管，以发展所述多条字线；以及在所述感测时段期间，将小于所述第一电压的第五电压施加到所述第一块字线，检测所述感测节点的电压降，并且基于所述电压降来检测泄漏。4.根据权利要求3所述的非易失性存储器件，其中，所述控制电路被配置为：从所述M个MAT中选择第Q MAT作为所述被禁止的至少一个MAT，其中Q是自然数；以及对所述M个MAT中除了所述第Q MAT之外的至少一个目标MAT执行所述第二泄漏检测操作。5.根据权利要求4所述的非易失性存储器件，其中，响应于所述至少一个目标MAT未通过所述第二泄漏检测操作，或响应于所述第二泄漏检测操作不对应于最大循环，所述控制电路被配置为对包括所述第Q MAT的至少一个目标MAT执行所述第二泄漏检测操作的下一个循环。6.根据权利要求4所述的非易失性存储器件，其中，响应于所述至少一个目标MAT通过所述第二泄漏检测操作，或响应于所述第二泄漏检测操作对应于最大循环，所述控制电路被配置为：更新与所述至少一个目标MAT的泄漏相关联的通过/失败信息；以及确定所述第Q MAT是否对应于所述M个MAT中的最终MAT。7.根据权利要求6所述的非易失性存储器件，其中，响应于所述第Q MAT不对应于所述M个MAT中的最终MAT，所述控制电路被配置为：从所述M个MAT中选择包括第R MAT的一个或多个MAT作为所述被禁止的至少一个MAT，其中R是不同于Q的自然数；以及对所述M个MAT中除了所述第R MAT之外的至少一个目标MAT执行所述第二泄漏检测操作。8.根据权利要求6所述的非易失性存储器件，其中，响应于所述第Q MAT对应于所述M个MAT中的最终MAT，所述控制电路被配置为将指示读取状态的状态信号返回到设置在所述非易失性存储器件外部的存储器控制器。9.根据权利要求6所述的非易失性存储器件，其中，响应于所述M个MAT通过所述第一泄漏检测操作，所述控制电路被配置为更新与所述M个MAT的泄漏相关联的通过/失败信息。10.根据权利要求1所述的非易失性存储器件，还包括：电压产生器，被配置为基于控制信号来产生所述字线电压，以及其中，所述地址解码器包括：多个通道开关电路，分别耦接到所述多个MAT，其中，所述多个通道开关电路中的每一
个包括多个通道晶体管；多个第一电压传递电路，分别对应于所述多个通道开关电路；第二电压传递电路，连接到所述感测节点，并在第一节点处连接到所述电压产生器和所述至少一个泄漏检测器；多个MAT选择开关，连接在所述感测节点与所述多个第一电压传递电路中的每一个之间；以及多个选择开关电路，连接在所述多个第一电压传递电路中的每一个与多条驱动线之间，其中，所述多个选择开关电路中的每一个包括多个选择晶体管，所述多个选择晶体管被配置为将所述多个第一电压传递电路中的每一个连接到所述多条驱动线中的相应一条。11.根据权利要求10所述的非易失性存储器件，其中，所述控制电路被配置为通过以下方式执行所述第二泄漏检测操作：在字线建立时段期间、字线发展时段期间以及感测时段期间，去激活所述被禁止的至少一个MAT的第二块字线，多个通道晶体管分别将至少一个目标MAT的串选择线、多条字线和地选择线连接到多条驱动线，所述控制电路在所述字线建立时段期间并且在将第一电压施加到与所述多个通道晶体管的每个栅极耦接的第一块字线时，将第二电压施加到与所述感测节点共同耦接的所述多条驱动线以向所述多条字线提供第三电...

【专利技术属性】
技术研发人员：李泫怡，朴钟烈，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：