一种LDMOS器件制造技术

本申请实施例提供了一种LDMOS器件包括：N型衬底；源区和漏区；源区和漏区的排列方向为LDMOS器件的长度方向，漏区的长度延伸方向为LDMOS器件的宽度方向；体区，形成在源区之下；漂移区，形成在体区和所述漏区之间；漂移区沿LDMOS器件的宽度方向包括交替设置的N型掺杂柱区和P型掺杂柱区；栅极，绝缘形成在体区和漂移区连接处的上方；栅极和N型掺杂柱区重叠的部分是N型积累区以增强积累效应；栅极和P型掺杂柱区重叠的部分是P型掺杂的延伸区域；体区和栅极重叠部分的长度为有效沟道长度，N型积累区的长度L

【技术实现步骤摘要】
一种LDMOS器件


[0001]本申请涉及半导体功率器件
，具体地，涉及一种LDMOS器件。

技术介绍

[0002]当前的SiC三端口器件主要是垂直的MOS器件，受到减薄工艺的限制，难以做薄从而难以实现较低电压的器件。当前SiC LDMOS器件的沟道迁移率较低，导致其器件整体的导通电阻大，饱和电流小，在较低电压领域其效率远不如氮化镓器件，而氮化镓器件，由于材料本身性质，其鲁棒性较差，无法应用于频率高或者是带宽较宽的领域。
[0003]因此，传统的LDMOS器件导通电阻大，饱和电流小，是本领域技术人员急需要解决的技术问题。
[0004]在
技术介绍
中公开的上述信息仅用于加强对本申请的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

技术实现思路

[0005]本申请实施例提供了一种LDMOS器件，以解决传统的LDMOS器件导通电阻大，饱和电流小的技术问题。
[0006]本申请实施例提供一种LDMOS器件，包括：
[0007]N型衬底；
[0008]间隔设置的源区和漏区，形成在N型衬底的上方；其中，所述源区和漏区的排列方向为LDMOS器件的长度方向，所述漏区的长度延伸方向为LDMOS器件的宽度方向；
[0009]体区，形成在源区之下；
[0010]漂移区，形成在所述体区和所述漏区之间，所述漂移区与所述体区连接；漂移区沿LDMOS器件的宽度方向包括交替设置的N型掺杂柱区和P型掺杂柱区；
[0011]栅极，绝缘形成在体区和漂移区连接处的上方；
[0012]其中，栅极和N型掺杂柱区重叠的部分是N型积累区以增强积累效应；栅极和P型掺杂柱区重叠的部分是P型掺杂的延伸区域，作为N型积累区的辅助耗尽区域以平衡N型积累区的电荷；体区和栅极重叠部分的长度为有效沟道长度，所述N型积累区的长度L
N
大于等于有效沟道长度L
G
。
[0013]本申请实施例由于采用以上技术方案，具有以下技术效果：
[0014]有效沟道是体区和栅极重叠的部分，栅极和N型掺杂柱区重叠的部分是N型积累区，N型积累区的长度大于等于有效沟道长度。当栅极施加正电压时，N型积累区积累电子，即N型积累区增强电子积累效应，进而增加了LDMOS器件的导通能力，降低导通电阻提高饱和电流，更重要的是LDMOS器件的电子运动以扩散运动为主，降低了栅极边沿的热载流子注入效应，改善了LDMOS器件的可靠性，便于进一步提高LDMOS器件漂移区的掺杂浓度，进一步降低导通电阻。栅极和P型掺杂柱区重叠的部分是P型掺杂的延伸区域，作为N型积累区的辅助耗尽区域以平衡N型积累区的电荷。本申请实施例的LDMOS器件，N型积累区的长度大于等
于有效沟道长度，使得LDMOS器件的电子积累效应较强，导通电阻较低，改善了热载流子注入效应。
附图说明
[0015]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0016]图1为本申请实施例的LDMOS器件的截面示意图；
[0017]图2为本申请实施例的LDMOS器件的俯视图。
[0018]附图标记：
[0019]栅极20，栅绝缘层21，源区22，漏区23，体区24，体区接触区25，
[0020]漂移区26，N型掺杂柱区26
‑
1，P型掺杂柱区26
‑
2，
[0021]漂移区缓冲区27，N型缓冲区27
‑
1，P型缓冲区27
‑
2，
[0022]第二通孔28，第一通孔29，第一层金属210
‑
1，第二层金属210
‑
2，第一深通孔211，P型外延层212，P型缓冲层213，衬底214。
具体实施方式
[0023]为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
[0024]实施例一
[0025]如图1和图2所示，本申请实施例的LDMOS器件为超级结LDMOS器件。本申请实施例的LDMOS器件包括：
[0026]N型衬底214；
[0027]间隔设置的源区22和漏区23，形成在N型衬底214的上方；其中，所述源区22和漏区23的排列方向为LDMOS器件的长度方向，所述漏区的延伸方向为LDMOS器件的宽度方向；
[0028]体区24，形成在源区22之下；
[0029]漂移区26，形成在所述体区24和所述漏区23之间，所述漂移区与所述体区24连接；漂移区26沿LDMOS器件的宽度方向包括交替设置的N型掺杂柱区26
‑
1和P型掺杂柱区26
‑
2；
[0030]栅极20，绝缘形成在体区24和漂移区连接处的上方；
[0031]其中，栅极20和N型掺杂柱区26
‑
1重叠的部分是N型积累区以增强积累效应；栅极20和P型掺杂柱区26
‑
2重叠的部分是P型掺杂的延伸区域，作为N型积累区的辅助耗尽区域以平衡N型积累区的电荷；体区24和栅极20重叠部分的长度为有效沟道长度，所述N型积累区的长度L
N
大于等于有效沟道长度L
G
。
[0032]本申请实施例的LDMOS器件，有效沟道是体区和栅极重叠的部分，栅极20和N型掺杂柱区26
‑
1重叠的部分是N型积累区，N型积累区的长度大于等于有效沟道长度。N型积累区是施主掺杂，贡献电子，在栅极施加超过阈值的电压时，沟道表面是电子层，N型积累区表面也积累电子，但N型积累区的电子积累层深度更深，给沟道过来的电子提供更广阔的通道，一方面让电子不再集中在表面而导致热载流子注入可靠性问题，另一方面让整个通路的电
阻更小；也因为这样，在源区和漏区之间总长度相同的情况下，N型积累区比沟道长的效果更好。当栅极施加正电压时，N型积累区积累电子，即N型积累区增强电子积累效应，进而增加了LDMOS器件的导通能力，降低导通电阻提高饱和电流。更重要的是LDMOS器件的电子运动以扩散运动为主，改善了栅极边沿的热载流子注入效应，改善了LDMOS器件的可靠性，便于进一步提高LDMOS器件漂移区的掺杂浓度，进一步降低导通电阻。栅极和P型掺杂柱区重叠的部分是P型掺杂的延伸区域，作为N型积累区的辅助耗尽区域以平衡N型积累区的电荷。本申请实施例的LDMOS器件，N型积累区的长度大于等于有效沟道长度，使得LDMOS器件的电子积累效应较强，导通电阻较低，改善了热载流子注入效应。
[0033]漂移区26沿LDMOS器件的宽度方向交替设置的N型掺杂柱区26本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种LDMOS器件，其特征在于，包括：N型衬底(214)；间隔设置的源区(22)和漏区(23)，形成在N型衬底(214)的上方；其中，所述源区(22)和漏区(23)的排列方向为LDMOS器件的长度方向，所述漏区的延伸方向为LDMOS器件的宽度方向；体区(24)，形成在源区(22)之下；漂移区(26)，形成在所述体区(24)和所述漏区(23)之间，所述漂移区与所述体区(24)连接；漂移区(26)沿LDMOS器件的宽度方向包括交替设置的N型掺杂柱区(26
‑
1)和P型掺杂柱区(26
‑
2)；栅极(20)，绝缘形成在体区(24)和漂移区连接处的上方；其中，栅极(20)和N型掺杂柱区(26
‑
1)重叠的部分是N型积累区以增强积累效应；栅极(20)和P型掺杂柱区(26
‑
2)重叠的部分是P型掺杂的延伸区域，作为N型积累区的辅助耗尽区域以平衡N型积累区的电荷；体区(24)和栅极(20)重叠部分的长度为有效沟道长度，所述N型积累区的长度L
N
大于等于有效沟道长度L
G
。2.根据权利要求1所述的LDMOS器件，其特征在于，N型积累区的长度和有效沟道长度的比值取值范围为大于等于1小于等于5；其中，N型积累区的长度为N型积累区在LDMOS器件长度方向的距离，有效沟道长度为有效沟道在LDMOS器件长度方向的距离。3.根据权利要求2所述的LDMOS器件，其特征在于，N型掺杂柱区(26
‑
1)的宽度和P型掺杂柱区的宽度比值的取值范围为大于等于1小于等于2；其中，N型掺杂柱区(26
‑
1)的宽度为N型掺杂柱区在LDMOS器件宽度方向的距离，P型掺杂柱区(26
‑
2)的宽度为P型掺杂柱区在LDMOS器件宽度方向的距离。4.根据权利要求1所述的LDMOS器件，其特征在于，栅极覆盖源区和漏区之间的面积；或者，LDMOS器件为高耐压的LDMOS器件，栅极在LDMOS器件的长度方向和漏区之间具有预设距离。5.根据权利要求1至4任一所述的LDMOS器件，其特征在于，还包括漂移区缓冲区(27)，形成在所述漏区(23)之下；所述漂移区缓冲区(27)包括沿LDMOS器件的宽度方向交替设置的N型缓冲区(27
‑
1)和P型缓冲区(27
‑
2)；其中，所述N型缓冲区(27
‑
...

【专利技术属性】
技术研发人员：莫海锋，
申请(专利权)人：苏州华太电子技术股份有限公司，
类型：发明
国别省市：