半导体装置制造方法及图纸

一种半导体装置包含一基板、一鳍片、一隔离区、一栅极结构、一源极/漏极区及一源极/漏极触点。鳍片自基板凸出。隔离区围绕鳍片。栅极结构在鳍片及隔离区上方延伸。源极/漏极区在邻接栅极结构的鳍片中，源极/漏极区的第一晶面平面与源极/漏极区的第二晶面平面之间的一隅角在110

【技术实现步骤摘要】
半导体装置


[0001]本揭露关于一种半导体装置。

技术介绍

[0002]半导体装置用于多种电子应用，诸如举例而言，个人电脑、移动电话、数字相机、及其他电子设备。半导体装置通常是通过在半导体基板上方顺序沉积材料的绝缘或介电层、导电层、及半导体层，并使用微影术来图案化各种材料层以在其上形成电路组件及元件来制造的。
[0003]半导体行业通过不断减小最小特征尺寸来不断提高各种电子组件(如晶体管、二极管、电阻器、电容器等)的集成密度，从而允许更多组件整合至给定面积中。

技术实现思路

[0004]根据本揭露的一些实施例中，一种半导体装置包含一基板、一鳍片、一隔离区、一栅极结构、一源极/漏极区及一源极/漏极触点。鳍片自基板凸出。隔离区围绕鳍片。栅极结构在鳍片及隔离区上方延伸。源极/漏极区在邻接栅极结构的鳍片中，源极/漏极区的第一晶面平面与源极/漏极区的第二晶面平面之间的一隅角在110
°
与125
°
之间。源极/漏极触点在源极/漏极区上。
[0005]根据本揭露的一些实施例中，一种半导体装置，其包含一半导体鳍片、一栅极堆叠、一磊晶源极/漏极区及一源极/漏极触点。栅极堆叠在该半导体鳍片上。磊晶源极/漏极区在邻接该栅极堆叠的该半导体鳍片中，该磊晶源极/漏极区的一第一晶面平面与该磊晶源极/漏极区的一第二晶面平面之间的一隅角在110
°
与125
°
之间。源极/漏极触点至少部分在磊晶源极/漏极区中。
[0006]根据本揭露的一些实施例中，一种半导体装置包含一鳍片、一隔离区、一栅极结构及一源极/漏极区。鳍片自一基板凸出。隔离区围绕该鳍片。栅极结构沿该鳍片的多个侧壁及一顶表面延伸。源极/漏极区在邻接该栅极结构的该鳍片中，其中该源极/漏极区的多个下侧面包含一第一晶体取向的多个晶面平面，其中该源极/漏极区的多个上表面包含与该第一晶体取向不同的一第二晶体取向的多个晶面平面，其中所述多个下侧面的所述多个晶面平面的其中一个与所述多个上表面的所述多个晶面平面的其中一个之间的一隅角在110
°
与125
°
之间。
附图说明
[0007]本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
[0008]图1图示根据一些实施例的三维视图中的FinFET的实例；
[0009]图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、及图10C是根据
一些实施例的制造FinFET的中间阶段的横截面图；
[0010]图11、图12、图13、图14、图15、及图16是根据一些实施例的制造FinFET的磊晶源极/漏极区的中间阶段的横截面图；
[0011]图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图20C、图21A、图21B、图22A、及图22B是根据一些实施例的制造FinFET的中间阶段的横截面图；
[0012]图23是根据一些实施例的制造FinFET的中间阶段的横截面图。
[0013]【符号说明】
[0014]50:基板
[0015]50N:n型区
[0016]50P:p型区
[0017]51:分隔器
[0018]52:鳍片
[0019]54:绝缘材料
[0020]56:隔离区/STI区
[0021]58:通道区
[0022]60:虚设介电层
[0023]62:虚设栅极层
[0024]64:遮罩层
[0025]72:虚设栅极
[0026]74:遮罩
[0027]80:栅极密封间隔物
[0028]81:区域
[0029]82:源极/漏极区
[0030]86:栅极间隔物
[0031]87:接触蚀刻终止层/CESL88:第一ILD
[0032]89:区域
[0033]90:凹槽
[0034]92:栅极介电层
[0035]94:栅电极
[0036]94A:衬里层
[0037]94B:功函数调谐层
[0038]94C:填充材料
[0039]95:栅极遮罩
[0040]96:第二ILD
[0041]98:源极/漏极触点、源极/漏极区
[0042]99:栅极触点
[0043]102A:第一磊晶区
[0044]102B:第二磊晶区
[0045]102C:第三磊晶区A1～A2:隅角
effect transistor，NSFET)、或类似者。
[0055]图2至图23是根据一些实施例的制造FinFET的中间阶段的横截面图。除多个鳍片/FinFET以外，图2至图7图示图1中所示的参考横截面A
‑
A。除多个鳍片/FinFET以外，图8A、图9A、图10A、图17A、图18A、图19A、图20A、图21A、及图22A沿图1中所示的参考横截面A
‑
A图示，而图8B、图9B、图10B、图17B、图18B、图19B、图20B、图20C、图21B、及图22B沿图1中所示的类似横截面B
‑
B图示。除一些图中的多个鳍片/FinFET以外，图10C、图11、图12、图13、图14、图15、图16、及图23沿图1中所示的参考横截面C
‑
C图示。
[0056]在图2中，提供基板50。基板50可是半导体基板，诸如体半导体、绝缘体上半导体(semiconductor
‑
on
‑
insulator，SOI)基板、或类似者，其可经掺杂(例如，用p型或n型掺杂剂)或无掺杂。基板50可是晶圆，诸如硅晶圆。一般而言，SOI基板是形成于绝缘体层上的半导体材料层。绝缘体层可是例如埋入式氧化物(buried oxide，BOX)层、氧化硅层、或类似者。绝缘体层在基板上提供，通常为硅或玻璃基板。亦可使用其他基板，诸如多层或梯度基板。在一些实施例中，基板50的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟；或其组合物。
[0057]基板50具有n型区50N及p型区50P。n型区50N可用于形成n型装置，诸如NMOS晶体管，例如n型FinFET。p型区50P可用于形成p型装置，诸如PMOS晶体管，例如p型FinFET。n型区50N可与p型区50P实体分离(如所示通过分隔器51)，且可在n型区50N与p型区50P之间设置任意数目的装置特征(例如，其他活动装置、掺杂区、隔离结构等)。
[0058]在图3中，鳍片52形成于基板50中。鳍本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，包含：一基板；一鳍片，自该基板凸出；一隔离区，围绕该鳍片；一栅极结构，在该鳍片及该隔离区上方延伸；一源极/漏极区，在邻接该栅极结构的该鳍片中，该源极/漏极区的一第一晶面平面与该源极/漏极区的一第二晶面平面之间的一隅角在110
°
与125
°
之间；及一源极/漏极触点，在该源极/漏极区上。2.如权利要求1所述的半导体装置，其特征在于，该第一晶面平面为一{111}晶面且该第二晶面平面为一{221}晶面。3.如权利要求1或2所述的半导体装置，其特征在于，该源极/漏极区的一顶表面在该鳍片的一顶表面之上，2纳米至10纳米范围内的一垂直距离。4.一种半导体装置，其特征在于，包含：一半导体鳍片；一栅极堆叠，在该半导体鳍片上；一磊晶源极/漏极区，在邻接该栅极堆叠的该半导体鳍片中，该磊晶源极/漏极区的一第一晶面平面与该磊晶源极/漏极区的一第二晶面平面之间的一隅角在110
°
与125
°
之间；及一源极/漏极触点，至少部分在该磊晶源极/漏极区中。5.如权利要求4所述的半导...

【专利技术属性】
技术研发人员：林哲宇，游明华，杨育佳，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：