半导体结构及其制备方法技术

本申请实施例公开一种半导体结构及其制备方法，半导体结构包括：衬底、栅介质层、第一导电层以及导电栓塞，栅介质层设于衬底上；第一导电层设于栅介质层上；导电栓塞设于栅介质层上，且覆盖第一导电层的侧壁，导电栓塞和栅介质层在衬底上的投影至少部分重合。通过设置导电栓塞，使得击穿电流能够通过导电栓塞对栅介质层与导电栓塞对应的区域进行击穿，即通过控制导电栓塞和栅介质层的重合位置来调整击穿位置，达成击穿位置较集中的功效，从而确保了编程的一致性。了编程的一致性。了编程的一致性。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本申请实施例涉及半导体
，具体而言，涉及一种半导体结构及其制备方法。

技术介绍

[0002]反熔丝是一种非常重要的可编程互联单元，其在未激活时是不导电的，而在激活后变为导体，形成电连接，可以选择性地允许原本电学隔离的两个器件或芯片进行电学连接，且能提供用于进行逻辑操作的不同电阻值。
[0003]在相关技术中，反熔丝可以通过电击穿进行编程，然而，相关技术中反熔丝的击穿位置较随机，影响编程一致性。

技术实现思路

[0004]本申请实施例提供一种半导体结构及其制备方法，以改善电击穿位置随机而影响编程一致性的问题。
[0005]本申请实施例的半导体结构，包括：衬底、栅介质层、第一导电层和导电栓塞，栅介质层设于所述衬底上；第一导电层设于所述栅介质层上；导电栓塞设于所述栅介质层上，且覆盖所述第一导电层的侧壁，所述导电栓塞和所述栅介质层在所述衬底上的投影至少部分重合。
[0006]根据本申请的一些实施方式，所述第一导电层在所述衬底上的投影位于所述栅介质层在所述衬底上的投影内部。
[0007]根据本申请的一些实施方式，所述半导体结构还包括诱导层，所述诱导层设置在所述栅介质层和所述第一导电层之间，且所述诱导层的顶面与所述导电栓塞接触，所述诱导层的底面与所述栅介质层接触。
[0008]根据本申请的一些实施方式，所述半导体结构还包括第一侧墙，所述第一侧墙设置在所述衬底上，且覆盖所述诱导层的侧壁和所述栅介质层的侧壁。
[0009]根据本申请的一些实施方式，所述第一侧墙的顶面与所述诱导层的顶面相齐平；
[0010]所述第一侧墙的外侧壁与所述导电栓塞的外侧壁相齐平。
[0011]根据本申请的一些实施方式，所述半导体结构还包括第二侧墙，所述第二侧墙设置在所述衬底上，且覆盖所述导电栓塞的外侧壁和所述第一侧墙的外侧壁。
[0012]根据本申请的一些实施方式，所述诱导层包括相变材料。
[0013]根据本申请的一些实施方式，所述相变材料包括碲化锑、锗锑碲、钪锑碲、铬锑碲的其中之一或任一组合。
[0014]根据本申请的一些实施方式，所述半导体结构还包括阻挡层和第二导电层，所述阻挡层设于所述第一导电层上，所述第二导电层设于所述阻挡层上。
[0015]根据本申请的一些实施方式，所述导电栓塞覆盖所述阻挡层的侧壁和所述第二导电层的侧壁。
[0016]本申请实施例的半导体结构的制备方法，包括：
[0017]提供衬底；
[0018]在所述衬底上由下至上依次形成栅介质层和第一导电层；
[0019]在所述第一导电层的侧壁形成导电栓塞，其中，所述导电栓塞和所述栅介质层在所述衬底上的投影至少部分重合。
[0020]根据本申请的一些实施方式，在所述衬底上形成栅介质层之后，且在形成所述第一导电层之前，所述方法还包括：
[0021]在所述栅介质层上形成诱导层，所述诱导层的顶面与所述导电栓塞接触，所述诱导层的底面与所述栅介质层接触；所述诱导层和所述栅介质层在所述衬底上的投影完全重合。
[0022]根据本申请的一些实施方式，在所述衬底上由下至上依次形成栅介质层和第一导电层之后，且在所述第一导电层的侧壁形成导电栓塞之前，所述方法还包括：
[0023]在所述第一导电层上由下至上依次形成阻挡层和第二导电层。
[0024]根据本申请的一些实施方式，在所述第一导电层的侧壁形成导电栓塞，包括：
[0025]在所述栅介质层、所述诱导层、所述第一导电层、所述阻挡层和所述第二导电层的侧壁形成牺牲墙，其中，所述牺牲墙与所述诱导层的顶面接触；
[0026]在所述牺牲墙的外侧壁形成第二侧墙；
[0027]去除部分所述牺牲墙，以在所述第一导电层、所述阻挡层和所述第二导电层以及所述第二侧墙之间形成间隙，所述间隙的底部显露所述诱导层；其中，剩余的所述牺牲墙为第一侧墙，所述第一侧墙设置在所述衬底上，且覆盖所述诱导层的侧壁和所述栅介质层的侧壁；
[0028]在所述间隙内填充导电材料，以形成所述导电栓塞。
[0029]根据本申请的一些实施方式，去除部分所述牺牲墙，以在所述第一导电层、所述阻挡层和所述第二导电层以及所述第二侧墙之间形成间隙，包括：
[0030]采用湿法刻蚀去除所述牺牲墙的部分，直至保留的所述牺牲墙的顶面与所述第二导电层的底面相齐平；
[0031]采用干法刻蚀去除保留的所述牺牲墙的部分，直至剩余的所述牺牲墙的顶面与所述诱导层的顶面齐平。
[0032]根据本申请的一些实施方式，所述导电栓塞覆盖所述阻挡层的侧壁和所述第二导电层的侧壁。
[0033]根据本申请的一些实施方式，所述诱导层包括相变材料。
[0034]根据本申请的一些实施方式，所述相变材料包括碲化锑、锗锑碲、钪锑碲、铬锑碲的其中之一或任一组合。
[0035]上述申请实施例中的一个实施例至少具有如下优点或有益效果：
[0036]本申请实施例的半导体结构，通过设置导电栓塞，使得击穿电流能够通过导电栓塞对栅介质层与导电栓塞对应的区域进行击穿，即通过控制导电栓塞和栅介质层的重合位置来调整击穿位置，达成击穿位置较集中的效果，从而确保了编程的一致性。
[0037]另外，通过在导电栓塞和诱导层的共同作用下，击穿位置更加固定，且击穿电压更小，不仅实现击穿位置较集中的效果，还能够节约能耗。
附图说明
[0038]图1示出的是本申请实施例的半导体结构的制备方法的流程图。
[0039]图2至图11示出的是本申请实施例的半导体结构的形成过程的结构示意图。
[0040]图12示出的是本申请另一实施例的半导体结构。
[0041]其中，附图标记说明如下：
[0042]10、栅极结构
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20、反熔丝结构
[0043]100、衬底
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110、源极架构
[0044]111、第一N型轻掺杂漏极区域
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112、N+源极区域
[0045]120、漏极架构
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121、第二N型轻掺杂漏极区域
[0046]122、N+漏极区域
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200、栅介质层
[0047]300、第一导电层
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400、导电栓塞
[0048]500、诱导层
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610、牺牲墙
[0049]611、第一侧墙
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612、保留的牺牲墙
[0050]620、第二侧墙
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700、阻挡层
[0051]800、第二导电层
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【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底；栅介质层，设于所述衬底上；第一导电层，设于所述栅介质层上；导电栓塞，设于所述栅介质层上，且覆盖所述第一导电层的侧壁，所述导电栓塞和所述栅介质层在所述衬底上的投影至少部分重合。2.根据权利要求1所述的半导体结构，其特征在于，所述第一导电层在所述衬底上的投影位于所述栅介质层在所述衬底上的投影内部。3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括诱导层，所述诱导层设置在所述栅介质层和所述第一导电层之间，且所述诱导层的顶面与所述导电栓塞接触，所述诱导层的底面与所述栅介质层接触。4.根据权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括第一侧墙，所述第一侧墙设置在所述衬底上，且覆盖所述诱导层的侧壁和所述栅介质层的侧壁。5.根据权利要求4所述的半导体结构，其特征在于，所述第一侧墙的顶面与所述诱导层的顶面相齐平；所述第一侧墙的外侧壁与所述导电栓塞的外侧壁相齐平。6.根据权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括第二侧墙，所述第二侧墙设置在所述衬底上，且覆盖所述导电栓塞的外侧壁和所述第一侧墙的外侧壁。7.根据权利要求3所述的半导体结构，其特征在于，所述诱导层包括相变材料。8.根据权利要求7所述的半导体结构，其特征在于，所述相变材料包括碲化锑、锗锑碲、钪锑碲、铬锑碲的其中之一或任一组合。9.根据权利要求1至8任一所述的半导体结构，其特征在于，所述半导体结构还包括阻挡层和第二导电层，所述阻挡层设于所述第一导电层上，所述第二导电层设于所述阻挡层上。10.根据权利要求9所述的半导体结构，其特征在于，所述导电栓塞覆盖所述阻挡层的侧壁和所述第二导电层的侧壁。11.一种半导体结构的制备方法，其特征在于，包括：提供衬底；在所述衬底上由下至上依次形成栅介质层和第一导电层；在所述第一导电层的侧壁形成导电栓塞，其中，所述导电栓塞和所述栅介质层在所述衬底上的投影至少部分重合。12.根据权利要求11所述的半导体结构的制备方法，其特征...

【专利技术属性】
技术研发人员：黄金荣，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：