半导体封装结构及其形成方法技术

本发明专利技术实施例涉及半导体封装结构及其形成方法。本发明专利技术实施例涉及一种半导体结构，其包含衬底、设置于所述衬底中的电容器、设置于所述衬底上的互连结构及设置于所述衬底中的第一掺杂区域。所述互连结构包含耦合到所述衬底的第一通路结构及耦合到所述电容器的第二通路结构。所述第一掺杂区域设置于所述第一通路结构下方。所述第一掺杂区域包含p型或n型掺杂物。杂物。杂物。

【技术实现步骤摘要】
半导体封装结构及其形成方法


[0001]本专利技术实施例涉及半导体封装结构及其形成方法。

技术介绍

[0002]自集成电路专利技术以来，由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的整合密度不断提高，半导体行业已经历持续快速增长。这些整合改良基本上为二维(2D)性的，因为由整合组件占据的容积基本上在半导体晶片的表面上。2D封装的一个限制是包含组件所需的最小大小。另一限制在于：当一个芯片中包含更多装置时，需要更复杂布线设计。随着互连件的数量及长度增加，电路RC延迟及功耗两者增加。
[0003]为尝试进一步提高电路密度，已研究三维(3D)IC。一个3D封装使用堆叠式封装(PoP)或中介层技术来堆叠裸片。当使用中介层作为封装衬底时，封装指的是一类2D(有时称为2.5D)封装。

技术实现思路

[0004]本专利技术的实施例涉及一种半导体结构，其包含电容器，所述半导体结构包括：衬底；电容器，其设置于所述衬底中；互连结构，其设置于所述衬底上，其中所述互连结构包括耦合到所述衬底的第一通路结构及耦合到所述电容器的第二通路结构；及第一掺杂区域，其位于所述衬底中及所述第一通路结构下方，其中所述第一掺杂区域包括p型掺杂物或n型掺杂物。
[0005]本专利技术的实施例涉及一种半导体结构，其包括：中介层衬底，其具有第一表面及与所述第一表面对置的第二表面；电容器，其设置于设置于所述中介层衬底中的所述第一表面上；互连结构，其设置于所述中介层衬底的所述第一表面上，其中所述互连结构包括耦合到所述中介层衬底的通路结构；第一贯穿通路结构，其从所述第一表面到所述第二表面穿透所述中介层衬底且电连接到所述电容器；第二贯穿通路结构，其从所述第一表面到所述第二表面穿透所述中介层衬底，电连接到所述电容器，且与所述第一贯穿通路结构分离开；及阻障结构，其设置于所述中介层衬底中及所述通路结构下方，其中所述阻障结构包括至少掺杂区域。
[0006]本专利技术的实施例涉及一种用于形成半导体结构的方法，其包括：接收具有第一表面及与所述第一表面对置的第二表面的衬底；在所述衬底中靠近所述第一表面形成阻障结构；在所述衬底中所述第一表面上形成电容器；在所述衬底的所述第一表面上形成互连结构，其中所述互连结构包括耦合到所述衬底的第一通路结构及耦合到所述电容器的第二通路结构；及形成从所述第二表面到所述第一表面穿透所述衬底的至少贯穿通路结构，其中所述贯穿通路结构电连接到所述互连结构。
附图说明
[0007]自结合附图来阅读的以下[具体实施方式]最佳理解本专利技术实施例的方面。应强
调，根据行业标准做法，各种构件未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种构件的尺寸。
[0008]图1展示根据本专利技术的一些实施例的半导体封装结构。
[0009]图2展示根据本专利技术的一些实施例的半导体封装结构。
[0010]图3展示根据本专利技术的一些实施例的半导体封装结构。
[0011]图4展示根据本专利技术的一些实施例的半导体封装结构。
[0012]图5展示根据本专利技术的一些实施例的半导体封装结构。
[0013]图6展示根据本专利技术的一些实施例的半导体封装结构。
[0014]图7展示根据本专利技术的一些实施例的半导体封装结构。
[0015]图8展示根据本专利技术的一些实施例的半导体封装结构。
[0016]图9展示根据本专利技术的一些实施例的半导体封装结构。
[0017]图10展示根据本专利技术的一些实施例的半导体封装结构。
[0018]图11展示表示根据本专利技术的一些实施例的用于形成半导体封装结构的方法的流程图。
[0019]图12到图13G是说明在一或多个实施例中根据本专利技术实施例的方面的各种阶段中的半导体封装结构的部分的示意图。
[0020]图14到图15E是说明在一或多个实施例中根据本专利技术实施例的方面的各种阶段中的半导体封装结构的部分的示意图。
具体实施方式
[0021]以下公开内容提供用于实施所提供目标的不同特征的许多不同实施例或实例。下文将描述组件及布置的特定实例以简化本公开。当然，这些仅为实例且不意在限制。例如，在以下描述中，使第一构件形成于第二构件上或第二构件上可包含其中形成直接接触的所述第一构件及所述第二构件的实施例，且还可包含其中额外构件可形成于所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本公开可在各种实例中重复元件符号及/或字母。此重复是为了简单及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。
[0022]此外，为了方便描述，可在本文中使用空间相对术语(例如“下面”、“下方”、“下”、“上方”、“上”及其类似者)来描述一个元件或构件与另一(些)元件或构件的关系，如图中所说明。除图中所描绘的定向之外，空间相对术语还希望涵盖装置在使用或操作中的不同定向。可依其它方式定向设备(旋转90度或依其它定向)且还可因此解译本文中所使用的空间相对描述词。
[0023]虽然阐述本专利技术实施例的广泛范围的数值范围及参数是近似值，但应尽可能精确报告特定实例中所阐述的数值。然而，任何数值固有地含有由相应测试测量中所见的标准差必然所致的特定误差。再者，如本文中所使用，术语“基本上”、“约”或“大致”一般意味着在一般技术者可考虑的值或范围内。替代地，术语“基本上”、“约”或“大致”意味着在一般技术者考虑的平均值的可接受标准误差内。一般技术者应了解，可接受标准误差可根据不同技术变动。除在操作/工作实例中之外或除非另有明确说明，否则本文中所揭露的所有数值范围、量、值及百分比(例如材料数量、持续时间、温度、操作条件、量比及其类似者的数值范
围、量、值及百分比)应被理解为在所有例项中由术语“基本上”、“约”或“大致”修饰。因此，除非有相反指示，否则本公开及所附权利要求书中所阐述的数值参数系可根据期望变动的近似值。最后，应鉴于报告有效数字的数目且通过应用普通舍入技术来解释每一数值参数。范围在本文中可表示为从一个端点到另一端点或在两个端点之间。除非另有指定，否则本文中所揭露的所有范围包含端点。
[0024]还可包含其它特征及过程。例如，可包含测试结构来辅助3D封装或3DIC装置的验证测试。测试结构可包含(例如)形成于重布层中或允许3D封装或3DIC测试、探针及/或探针卡使用及其类似者的衬底上的测试垫。验证测试可对中间结构以及最终结构执行。另外，本文中所揭露的结构及方法可结合并入已知合格裸片的中间验证的测试方法使用以提高良率且降低成本。
[0025]实施例将相对于特定背景描述，即，包括中介层及接合到中介层的双面裸片的晶片级封装。然而，其它实施例也可应用于具有封装衬底或具有接合在一起的裸片且无封装衬底或中介层的其它晶片级封装。
[0026]在一些实施例中，电容器整合于中介层中。在一些实施例中，金属
‑
氧化物
‑
金属(MOM)电容器可整合于中介层中。MOM电容器使用氧化硅层作为其电介质，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其包含电容器，所述半导体结构包括：衬底；电容器，其设置于所述衬底中；互连结构，其设置于所述衬底上，其中所述互连结构包括：第一通路结构，其耦合到所述衬底；及第二通路结构，其耦合到所述电容器；及第一掺杂区域，其位于所述衬底中及所述第一通路结构下方，其中所述第一掺杂区域包括p型掺杂物或n型掺杂物。2.根据权利要求1所述的半导体结构，其进一步包括位于所述第一掺杂区域下方且与所述第一掺杂区域分离开的第二掺杂区域。3.根据权利要求2所述的半导体结构，其中所述第一掺杂区域及所述第二掺杂区域包括相同类型的掺杂物。4.根据权利要求1所述的半导体结构，其进一步包括所述第一掺杂区域上的第二掺杂区域，其中所述第一掺杂区域及所述第二掺杂区域包括彼此互补的掺杂物，且所述第二掺杂区域与所述第一掺杂区域接触。5.一种半导体结构，其包括：中介层衬底，其具有第一表面及与所述第一表面对置的第二表面；电容器，其设置于所述中介层衬底中的所述第一表面上；互连结构，其设置于所述中介层衬底的所述第一表面上，其中所述互连结构包括耦合到所述中介层衬底的通路结构；第一贯穿通路结构，其从所述第一表面到所述第二表面穿透所述中介层衬底且电连接到所述电容器；第二贯穿通路结构，其从所述第一表面到所述第二表面穿透所述中介层衬底，电连接到所述电容器，且与所述第一贯穿通路结构分离开；及阻障结构，其设置...

【专利技术属性】
技术研发人员：陈国文，陆湘台，戴志轩，吴旻钟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：