半导体晶粒制造技术

本揭露提供一种半导体晶粒。该半导体晶粒包括：一硅基板；一接合层，其形成于该硅基板的一背侧处且包括一第一金属衬垫；一多层互连(MLI)结构，其形成于该硅基板的一前侧处；一第一直通硅通道(TSV)，其在一垂直方向上穿透该硅基板及该MLI结构的至少一部分，其中该第一TSV的一第一末端与该第一金属衬垫接触且电连接至该第一金属衬垫，且该第一TSV的一第二末端电连接至定位于该MLI结构中的一第一金属迹线；及该MLI结构中形成的一第一保护环，其中该第一保护环在该垂直方向上延伸且包围该第一TSV，且该第一保护环电连接至该第一金属迹线。且该第一保护环电连接至该第一金属迹线。且该第一保护环电连接至该第一金属迹线。

【技术实现步骤摘要】
半导体晶粒


[0001]本揭露的实施例大体上是关于半导体封装，且更特定而言是关于具有高密度直通硅通道(through
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silicon via，TSV)的半导体封装。

技术介绍

[0002]近年来，半导体行业归因于多种电子组件(例如，晶体管、二极管、电阻器、电容器等)的整合密度的连续改良已经历快速生长。极大程度上，整合密度的改良已自最小特征大小的反复减小产生，此情形允许更多组件整合至给定区域中。
[0003]这些连续按比例缩小的电子组件要求相较于先前封装占用较小面积的较小封装。例示性类型的封装包括扁平封装(quad flat pack，QFP)、插针网格阵列(pin grid array，PGA)、球形网格阵列(ball grid array，BGA)、倒装晶片(flip chip，FC)、三维集成电路(three
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dimensional integrated circuit，3D IC)、晶圆层级封装(wafer level package，WLPs)及层叠封装(package on package，PoP)装置。举例而言，前端3D晶片间堆叠技术用于自晶片上系统(System on Chip，SoC)分割的晶片粒子的重新整合。所得集成晶片系统效能上超越原始SoC。此情形亦给予整合额外系统功能性的灵活性。类似于3D晶片间堆叠技术的那些高阶封装技术的优势因为堆叠式晶片之间的互连件的降低的长度而包括改良的整合密度、更快速度及较高带宽。然而，存在对于高阶封装技术需要处置的几个挑战。

技术实现思路

[0004]根据本揭露的一些实施例，一种半导体晶粒包含一硅基板、一接合层、一多层互连结构、一第一直通硅通道以及一第一保护环。接合层形成于该硅基板的一背侧处且包括一第一金属衬垫。多层互连结构形成于该硅基板的一前侧处。第一直通硅通道在一垂直方向上穿透该硅基板及该多层互连结构的至少一部分，其中该第一直通硅通道的一第一末端接触且电连接至该第一金属衬垫，且该第一直通硅通道的一第二末端电连接至定位于该多层互连结构中的一第一金属迹线。第一保护环形成于该多层互连结构中，其中该第一保护环在该垂直方向上延伸且包围该第一直通硅通道，且该第一保护环电连接至该第一金属迹线。
[0005]根据本揭露的一些实施例，一种半导体晶粒包含一硅基板、一接合层、一多层互连结构、一第一直通硅通道、一第一保护环、一第二直通硅通道以及一第二保护环。接合层形成于该硅基板的一背侧处且包括一第一金属衬垫及一第二金属衬垫。多层互连结构形成于该硅基板的一前侧处。第一直通硅通道在一垂直方向上穿透该硅基板及该多层互连结构的至少一部分，其中该第一直通硅通道的一第一末端接触且电连接至该第一金属衬垫，且该第一直通硅通道的一第二末端电连接至定位于该多层互连结构中的一金属迹线。第一保护环形成于该多层互连结构中，其中该第一保护环在该垂直方向上延伸且包围该第一直通硅通道。第二直通硅通道在该垂直方向上穿透该硅基板及该多层互连结构的至少一部分，其中该第二直通硅通道的一第一末端与形成于该接合层中的一第二金属衬垫接触且电连接
至该第二金属衬垫，且该第二直通硅通道的一第二末端电连接至定位于该多层互连结构中的该金属迹线。第二保护环形成于该多层互连结构中，其中该第二保护环在该垂直方向上延伸且包围该第二直通硅通道，且该第一保护环及该第二保护环具有一共用区。
[0006]根据本揭露的一些实施例，一种半导体晶粒包含一硅基板、一接合层、一多层互连结构、一第一直通硅通道、一第一保护环、一第二直通硅通道以及一第二保护环。接合层形成于该硅基板的一背侧处且包括一第一金属衬垫及一第二金属衬垫。多层互连结构形成于该硅基板的一前侧处。第一直通硅通道在一垂直方向上穿透该硅基板及该多层互连结构的至少一部分，其中该第一直通硅通道的一第一末端接触且电连接至该第一金属衬垫，且该第一直通硅通道的一第二末端电连接至定位于该多层互连结构中的一第一金属迹线。第一保护环形成于该多层互连结构中，其中该第一保护环在该垂直方向上延伸且包围该第一直通硅通道，且该第一保护环电连接至该第一金属迹线。第二直通硅通道在该垂直方向上穿透该硅基板及该多层互连结构的至少一部分，其中该第二直通硅通道的一第一末端与形成于该接合层中的一第二金属衬垫接触且电连接至该第二金属衬垫，且该第二直通硅通道的一第二末端电连接至定位于该多层互连结构中的一第二金属迹线。第二保护环形成于该多层互连结构中，其中该第二保护环在该垂直方向上延伸且包围该第二直通硅通道，且该第二保护环电连接至该第二金属迹线，且其中该第一保护环及该第二保护环是分离的。
附图说明
[0007]本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
[0008]图1为根据一些实施例的图示实例半导体封装100的横截面图；
[0009]图2A为根据一些实施例的图示实例保护环设计的横截面图；
[0010]图2B为根据一些实施例的图示水平面处图2A的实例保护环设计的横截面图；
[0011]图3为根据一些实施例的图示实例保护环设计的横截面图；
[0012]图4A为根据一些实施例的图示实例保护环设计的横截面图；
[0013]图4B为根据一些实施例的图示水平面处图4A的实例保护环设计的横截面图；
[0014]图5A为根据一些实施例的图示实例保护环设计的横截面图；
[0015]图5B为根据一些实施例的图示水平面处图5A的实例保护环设计的横截面图；
[0016]图6为根据一些实施例的图示实例保护环设计的横截面图；
[0017]图7为根据一些实施例的图示实例保护环设计的横截面图；
[0018]图8A为根据一些实施例的图示实例保护环设计的横截面图；
[0019]图8B为根据一些实施例的图示水平面处图8A的实例保护环设计的横截面图；
[0020]图9A为根据一些实施例的图示实例保护环设计的横截面图；
[0021]图9B为根据一些实施例的图示水平面处图9A的实例保护环设计的横截面图；
[0022]图10为根据一些实施例的图示实例保护环设计的图。
[0023]【符号说明】
[0024]100:半导体封装
[0025]101:集成晶片上系统(SoIC)晶粒堆叠
[0026]103:载体晶圆
[0027]104:底部晶粒
[0028]106:顶部晶粒
[0029]116:保护环
[0030]116
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1:第一保护环
[0031]116
‑
2:第二保护环
[0032]117
‑
1:第一缓冲环
[0033]117
‑
2:第二缓冲环
[0034]118:介电层
[0035]119:共用区
...

【技术保护点】

【技术特征摘要】
1.一种半导体晶粒，其特征在于，包含：一硅基板；一接合层，形成于该硅基板的一背侧处且包括一第一金属衬垫；一多层互连结构，形成于该硅基板的一前侧处；一第一直通硅通道，在一垂直方向上穿透该硅基板及该多层互连结构的至少一部分，其中该第一直通硅通道的一第一末端接触且电连接至该第一金属衬垫，且该第一直通硅通道的一第二末端电连接至定位于该多层互连结构中的一第一金属迹线；及一第一保护环，形成于该多层互连结构中，其中该第一保护环在该垂直方向上延伸且包围该第一直通硅通道，且该第一保护环电连接至该第一金属迹线。2.如权利要求1所述的半导体晶粒，其特征在于，进一步包含：该第一保护环与该第一直通硅通道之间的一第一缓冲环。3.如权利要求2所述的半导体晶粒，其特征在于，该第一直通硅通道的一直径大于该第一缓冲环的一厚度。4.如权利要求3所述的半导体晶粒，其特征在于，进一步包含：一第二直通硅通道，在该垂直方向上穿透该硅基板及该多层互连结构的至少一部分，其中该第二直通硅通道的一第一末端与形成于该接合层中的一第二金属衬垫接触且电连接至该第二金属衬垫，且该第二直通硅通道的一第二末端电连接至定位于该多层互连结构中的一第二金属迹线；及一第二保护环，形成于该多层互连结构中，其中该第二保护环在该垂直方向上延伸且包围该第二直通硅通道，且该第二保护环电连接至该第二金属迹线。5.如权利要求4所述的半导体晶粒，其特征在于，进一步包含：该第二保护环与该第二直通硅通道之间的一第二缓冲环。6.如权利要求5所述的半导体晶粒，其特征在于，该第一金属迹线为该第二金属迹线。7.如权利要求6所述的半导体晶粒，其特征在于，该第一保护环及该第二保护环具有一共用区。8.如权利要求7所述的半导体晶粒，其特征在于，该第一直通硅通道经由一个通道电连接至该第一金属迹线。9.一种半导体晶粒，其特征在于，包含：一硅基板；一接合层，形成于该硅基板的一背侧处且包括一第一金属衬垫及一第二金属衬垫；一多层互连结构，形成于该硅基板的...

【专利技术属性】
技术研发人员：张任远，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：