形成导电互连结构的方法技术

本发明专利技术实施例公开一种形成导电互连结构的方法，包括：在导电层上形成预定掩膜图案；对第一掩膜图案进行掺杂，以在所述第一掩膜图案中形成预定深度的掺杂区域，其中，所述第一掩膜图案为已掺杂的所述预定掩膜图案，第二掩膜图案为未掺杂的所述预定掩膜图案；其中，所述掺杂区域的刻蚀速率大于未掺杂区域的刻蚀速率；利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，以形成导电互连结构；其中，对应于所述第二掩膜图案的区域的导电线的高度较高，形成为导电通路。形成为导电通路。形成为导电通路。

【技术实现步骤摘要】
形成导电互连结构的方法


[0001]本专利技术属于半导体制造
，具体涉及一种形成导电互连结构的方法。

技术介绍

[0002]在半导体制造过程中，通过后段工艺(Back End Of Line，BEOL)制作金属互连结构，以对集成电路进行布线。通常，金属互连结构包括若干金属互连层，不同层的金属互连层之间通过导电通路(via)来实现电连接。
[0003]随着集成电路中导线间距和线宽的逐渐减小，亟需提供一种能够在金属互连层之间形成良好导电接触的导电通路的方法。

技术实现思路

[0004]本专利技术实施例公开了一种形成导电互连结构的方法，以解决相关技术中难以形成良好导电接触的导电通路的问题。
[0005]为了解决上述技术问题，本专利技术实施例公开了一种形成导电互连结构的方法，包括：
[0006]在导电层上形成预定掩膜图案；
[0007]对第一掩膜图案进行掺杂，以在所述第一掩膜图案中形成预定深度的掺杂区域，其中，所述第一掩膜图案为已掺杂的所述预定掩膜图案，第二掩膜图案为未掺杂的所述预定掩膜图案；其中，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成导电互连结构的方法，其特征在于，包括：在导电层上形成预定掩膜图案；对第一掩膜图案进行掺杂，以在所述第一掩膜图案中形成预定深度的掺杂区域，其中，所述第一掩膜图案为已掺杂的所述预定掩膜图案，第二掩膜图案为未掺杂的所述预定掩膜图案；其中，所述掺杂区域的刻蚀速率大于未掺杂区域的刻蚀速率；利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，以形成导电互连结构；其中，对应于所述第二掩膜图案的区域的导电线的高度较高，形成为导电通路。2.根据权利要求1所述的方法，其特征在于，所述利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，包括：在利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀的同时，对所述第一掩膜图案和所述第二掩膜图案进行刻蚀；其中，所述导电层与所述预定掩膜图案中的未掺杂区域之间的刻蚀选择比小于预定值。3.根据权利要求2所述的方法，其特征在于，所述在利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀的同时，对所述第一掩膜图案和所述第二掩膜图案进行刻蚀的步骤包括如下阶段：当所述第一掩膜图案中的所述掺杂区域被刻蚀去除时，所述第二掩膜图案被少量刻蚀，且未被所述预定掩膜图案覆盖的所述导电层也同时被部分刻蚀；当所述第一掩膜图案被完全去除时，所述第二掩膜图案也被相应刻蚀，且未被所述预定掩膜图案覆盖的所述导电层也同时被继续刻蚀；当所述第二掩膜图案被完全去除时，未被所述预定掩膜图案覆盖的所述导电层被完全去除，以形成若干所述导电线，对应于所述第一掩膜图案的区域的所述导电层被部分刻蚀，对应于所述第二掩膜图案的区域的所述导电层的高度较高作为所述导电通路。4.根据权利要求1所述的方法，其特征在于，所述利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，包括：去除所述第一掩膜图案中的所述掺杂区域；对剩余的所述第一掩膜图案和所述第二掩膜图案进行刻蚀，以完全去除所述第一掩膜图案；在去除剩余的所述第二掩膜图案的同时，去除所述第一掩膜图案所在区域的部分所述导电层，以在对应于所述第二掩膜图案的区域的所述导电线中形成导电通路。5.根据权利要求4所述的方法，其特征在于，在刻蚀去除所述第一掩膜图案和所述第二掩膜图案的同时，对未被所述预定掩膜图案覆盖的所述导电层进行刻蚀。6.根据权利要求4所述的方法，其特征在于，在去除所述第一掩膜图案中的所述掺杂区域之前，所述方法还包括：利用所述第一掩膜图案和所述第二掩膜图案对所述导电层进行刻蚀，以形成所述导电线；或者在去除所述第一掩膜图案中的所述掺杂区域之后，所述方法...

【专利技术属性】
技术研发人员：李佳阳，
申请(专利权)人：北京北方华创微电子装备有限公司，
类型：发明
国别省市：