一种数据处理方法、装置及存储介质制造方法及图纸

本公开涉及集成电路领域，公开了一种数据处理方法、装置及存储介质。其中，数据处理方法包括：向待测芯片发出写入命令；从待测芯片的模式寄存器中，获取多个第一数据；其中，多个第一数据是待测芯片响应于写入命令而写入模式寄存器中的；将多个第一数据并行写入待测芯片的接口转换模块。本公开实施例能够拓宽测试机台的工作条件，使较低速的测试机台能够对较高速的芯片进行测试。速的芯片进行测试。速的芯片进行测试。

【技术实现步骤摘要】
一种数据处理方法、装置及存储介质


[0001]本公开涉及但不限于一种数据处理方法、装置及存储介质。

技术介绍

[0002]在集成电路的制造过程中，需要在测试机台(ATE，Automatic Test Equipment)上，对集成电路的性能进行测试。例如，对待测芯片中的数据进行读出或写入，以此，来验证芯片内部的时序裕度(margin)和功能。
[0003]相关技术中，测试机台的时钟频率，需要和待测芯片所接收的选通信号的频率保持一致。这样，限制了测试机台的工作条件。

技术实现思路

[0004]有鉴于此，本公开实施例提供了一种数据处理方法、装置及存储介质，能够拓宽测试机台的工作条件，使较低速的测试机台能够对较高速的芯片进行测试。
[0005]本公开实施例的技术方案是这样实现的：
[0006]本公开实施例提供了一种数据处理方法，所述数据处理方法包括：向待测芯片发出写入命令；从所述待测芯片的模式寄存器中，获取多个第一数据；其中，多个所述第一数据是所述待测芯片响应于所述写入命令而写入所述模式寄存器中的；将多个所述第一数据并行写入所述待测芯片的接口转换模块。
[0007]上述方案中，将多个所述第一数据并行写入所述待测芯片的接口转换模块，包括：根据第一测试时钟进行采样，将多个所述第一数据按照并行方式写入所述并行转换模块；其中，所述第一测试时钟由测试机台提供；所述第一测试时钟的频率，是所述待测芯片接收的数据选通信号的频率的N分之一。
[0008]上述方案中，所述数据处理方法还包括：从所述待测芯片中，获取第二数据；所述第二数据中包括多个单元数据；将所述第二数据采样为N个串行的第三数据；每个所述第三数据中包括对应的若干个所述单元数据；其中，N为大于等于2的整数；在N个所述第三数据中依次选择一个进行读出，直至读出所有所述单元数据为止。
[0009]上述方案中，从所述待测芯片中，获取所述第二数据，包括：从所述待测芯片中，获取多个初始第二数据；多个所述初始第二数据为并行数据；根据第三测试时钟，将多个所述初始第二数据采样为串行的所述第二数据；其中，所述第三测试时钟为所述待测芯片接收的数据选通信号。
[0010]上述方案中，所述将多个所述第二数据转换为N个串行的第三数据，包括：依次根据N个所述第二测试时钟，对多个第二数据进行采样，输出至N条串行路径，从而形成N个所述第三数据；其中，N个所述第二测试时钟由测试机台提供；每个所述第二测试时钟的频率，是所述待测芯片接收的数据选通信号的频率的N分之一。
[0011]上述方案中，所述在N个所述第三数据中依次选择一个进行读出，包括：接收读出控制信号；响应于所述读出控制信号的值，在N个所述第三数据中依次选择一个进行读出。
[0012]本公开实施例还提供了一种数据处理装置，所述数据处理装置包括：命令发送单元，被配置为向待测芯片发出写入命令；第一获取单元，被配置为从所述待测芯片的模式寄存器中，获取多个第一数据；其中，多个所述第一数据是所述待测芯片响应于所述写入命令而写入所述模式寄存器中的；写入单元，被配置为将多个所述第一数据并行写入所述待测芯片的接口转换模块。
[0013]上述方案中，所述数据处理装置还包括：第二获取单元，被配置为从所述待测芯片中，获取第二数据；所述第二数据中包括多个单元数据；采样单元，被配置为将所述第二数据采样为N个串行的第三数据；每个所述第三数据中包括对应的若干个所述单元数据；其中，N为大于等于2的整数；选择读出单元，被配置为在N个所述第三数据中依次选择一个进行读出，直至读出所有所述单元数据为止。
[0014]本公开实施例还提供了一种数据处理装置，包括存储器和处理器；所述存储器存储有可在处理器上运行的计算机程序；所述处理器执行所述计算机程序时实现上述方案中所述方法中的步骤。
[0015]本公开实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述方案中所述方法中的步骤。
[0016]由此可见，本公开实施例提供了一种数据处理方法、装置及存储介质，其中，数据处理方法包括：向待测芯片发出写入命令；从待测芯片的模式寄存器中，获取多个第一数据；其中，多个第一数据是待测芯片响应于写入命令而写入模式寄存器中的；将多个第一数据并行写入待测芯片的接口转换模块。由于并行数据的传输速度较低，因此，被并行写入的第一数据并不需要较高频率的时钟信号。从而，可以在测试机台的时钟频率低于选通信号的频率的情况下，完成对待测芯片的写入操作，进而对待测芯片的写入过程进行测试。这样，拓宽了测试机台的工作条件，使较低速的测试机台能够对较高速的芯片进行测试。
附图说明
[0017]图1为本公开实施例提供的数据处理方法的流程图一；
[0018]图2为本公开实施例提供的数据处理方法的信号路径示意图一；
[0019]图3为本公开实施例提供的数据处理方法的流程图二；
[0020]图4为本公开实施例提供的数据处理方法的信号路径示意图二；
[0021]图5为本公开实施例提供的数据处理方法的流程图三；
[0022]图6为本公开实施例提供的数据处理方法的信号示意图一；
[0023]图7为本公开实施例提供的数据处理方法的流程图四；
[0024]图8为本公开实施例提供的数据处理方法的信号示意图二；
[0025]图9为本公开实施例提供的数据处理方法的流程图五；
[0026]图10为本公开实施例提供的数据处理方法的信号路径示意图三；
[0027]图11为本公开实施例提供的数据处理装置的结构示意图一；
[0028]图12为本公开实施例提供的数据处理装置的结构示意图二；
[0029]图13为本公开实施例提供的数据处理装置的结构示意图三。
具体实施方式
[0030]为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。
[0031]在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
[0032]如果专利技术文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
[0033]除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的
的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
[0034]在对芯片进本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据处理方法，其特征在于，所述数据处理方法包括：向待测芯片发出写入命令；从所述待测芯片的模式寄存器中，获取多个第一数据；其中，多个所述第一数据是所述待测芯片响应于所述写入命令而写入所述模式寄存器中的；将多个所述第一数据并行写入所述待测芯片的接口转换模块。2.根据权利要求1所述的数据处理方法，其特征在于，将多个所述第一数据并行写入所述待测芯片的接口转换模块，包括：根据第一测试时钟进行采样，将多个所述第一数据按照并行方式写入所述接口转换模块；其中，所述第一测试时钟由测试机台提供；所述第一测试时钟的频率，是所述待测芯片接收的数据选通信号的频率的N分之一。3.根据权利要求1所述的数据处理方法，其特征在于，所述数据处理方法还包括：从所述待测芯片中，获取第二数据；所述第二数据中包括多个单元数据；将所述第二数据采样为N个串行的第三数据；每个所述第三数据中包括对应的若干个所述单元数据；其中，N为大于等于2的整数；在N个所述第三数据中依次选择一个进行读出，直至读出所有所述单元数据为止。4.根据权利要求3所述的数据处理方法，其特征在于，从所述待测芯片中，获取所述第二数据，包括：从所述待测芯片中，获取多个初始第二数据；多个所述初始第二数据为并行数据；根据第三测试时钟，将多个所述初始第二数据采样为串行的所述第二数据；其中，所述第三测试时钟为所述待测芯片接收的数据选通信号。5.根据权利要求3所述的数据处理方法，其特征在于，所述将多个所述第二数据转换为N个串行的第三数据，包括：依次根据N个第二测试时钟，对多个第二数据进行采样，输出至N条串行路径，从而形成N个所述...

【专利技术属性】
技术研发人员：庞高远，严允柱，温翔圣，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：