一种提升面积利用率的版图设计方法、系统、芯片及终端技术方案

本发明专利技术公开了一种提升面积利用率的版图设计方法、系统、芯片及终端，属于半导体集成电路制造领域，利用模糊边界法调整初始拼版方案，得到更新拼版方案；和/或，对初始拼版方案或更新拼版方案中芯片矩阵单元进行随机拼接，并比较各拼版方案的面积利用率，确定最终拼版方案。本发明专利技术利用模糊边界法在边框内空白处(X方向)插入满足尺寸要求的芯片，对晶圆空白位置进行了二次利用，提升了晶圆面积利用率；同时，利用随机拼接的方式将多个芯片矩阵单元进行随机拼接，并选择面积利用率最高的拼版设计作为最终拼版方案，以此保证流片性能。以此保证流片性能。以此保证流片性能。

【技术实现步骤摘要】
一种提升面积利用率的版图设计方法、系统、芯片及终端


[0001]本专利技术涉及半导体集成电路制造领域，尤其涉及一种提升面积利用率的版图设计方法、系统、芯片及终端。

技术介绍

[0002]集成电路拼版设计环节是在下层完成芯片内部电路设计和版图设计之后的又一版图设计环节，需针对不同型号芯片进行版图拼接设计，在满足项目要求(如对不同型号的芯片需求数量、芯片交付日期)的情况下应当最大程度提升流片效能，其中流片效能囿于晶圆面积利用率、切割次数、测试难易度等任一参数，因此能够通过提升晶圆面积利用率进而提升流片效能。其中，晶圆面积利用率表征在芯片地图上搜索的完整曝光面积占整晶圆面积的比率，即整晶圆的有效使用率。
[0003]目前针对拼版设计，尤其对于多款芯片拼版流片情况，各型号芯片尺寸参数均不同，且对各芯片的项目要求也不同，如何在满足项目要求的情况下得出面积利用率高的拼版设计是目前亟需解决的技术问题。

技术实现思路

[0004]本专利技术的目的在于克服现有技术的问题，提供一种提升面积利用率的版图设计方法、系统、芯片及终端。
[0005]本专利技术的目的是通过以下技术方案来实现的：一种提升面积利用率的版图设计方法，该方法包括以下步骤：
[0006]利用模糊边界法调整初始拼版方案，得到更新拼版方案；和/或，
[0007]对初始拼版方案或更新拼版方案中芯片矩阵单元进行随机拼接，并比较各拼版方案的面积利用率，确定最终拼版方案；芯片矩阵单元为具有贯通划片槽的多芯片阵列；
[0008]利用模糊边界法调整初始拼版方案包括：
[0009]计算初始拼版方案中当前行芯片尺寸累加值X1与规划设计边框值X2之间的差值
△
x；
[0010]判断差值
△
x是否大于当前项目各型号芯片尺寸，若大于，将对应型号芯片排布至当前行，直至差值
△
x小于当前项目所有型号芯片尺寸；
[0011]重复上述模糊边界法的步骤，直至完成对所有行的芯片排版调整。
[0012]在一示例中，所述完成对所有行的芯片调整后还包括：
[0013]确定各列芯片的最大尺寸值，以各列芯片的最大尺寸值作为X方向芯片的最新占位框架值X
′2；
[0014]将所有最新占位框架值X
′2进行累加，得到X方向的新规划设计边框值X
″2。
[0015]在一示例中，所述得到X方向的新规划设计边框值X
″2后还包括：
[0016]确定芯片列最大尺寸累加值判断Y
1max
与Y方向规划设计边框值Y2是否相等，若相等，采用两者任一值作为Y方向新规划设计边框值Y
″2；若不等，选择较小值作为Y方向
新规划设计边框值Y
″2。
[0017]在一示例中，所述当未采用较小值作为Y方向新规划设计边框值Y
″2时，还包括：
[0018]计算当前列芯片尺寸累加值Y1与规划设计边框Y2之间的差值
△
y；
[0019]判断差值
△
y是否大于当前项目各型号芯片尺寸，若大于，将对应型号芯片排布至当前列，直至差值
△
y小于当前项目所有型号芯片尺寸；
[0020]重复上述模糊边界法中的步骤，直至完成对所有列的芯片调整；
[0021]确定各行芯片最大尺寸值，以各行芯片最大尺寸值作为Y方向芯片的最新占位框架值Y
′2；
[0022]将所有最新占位框架值Y
′2进行累加，得到Y方向的新规划设计边框值Y
″2。
[0023]在一示例中，当差值
△
x大于当前项目多型号芯片尺寸或当差值
△
y大于当前项目多型号芯片尺寸时：
[0024]优先排列优先级更高的芯片。
[0025]在一示例中，所述优先排列优先级更高的芯片时：
[0026]芯片优先级相同时，优先排列与当前行芯片尺寸相同的芯片，并将尺寸相同芯片相邻排布。
[0027]在一示例中，所述对初始拼版方案或更新拼版方案中芯片矩阵单元进行随机拼接包括：
[0028]从m*n个芯片矩阵单元中抽取n个芯片矩阵单元，共取m次，进行随机排列；
[0029]计算不同排列方式中X方向上所有芯片尺寸累加值，筛选芯片尺寸累加值排名靠前的小数值t1，确定小数值t1对应的芯片矩阵单元的优选排列组合方式；
[0030]计算优选排列方式中Y方向上所有芯片尺寸累加值，筛选芯片尺寸累加值排名靠前的小数值t2，确定小数值t2对应的芯片矩阵单元的最终优选排列组合方式，得到最终拼版方案。
[0031]需要进一步说明的是，上述各示例对应的技术特征可以相互组合或替换构成新的技术方案。
[0032]本专利技术还包括一种提升面积利用率的版图设计系统，该系统包括边界调整单元和/或随机拼接单元；
[0033]边界调整单元用于利用模糊边界法调整初始拼版方案，包括：
[0034]计算初始拼版方案中当前行芯片尺寸累加值X1与规划设计边框值X2之间的差值
△
x；
[0035]判断差值
△
x是否大于当前项目各型号芯片尺寸，若大于，将对应型号芯片排布至当前行，直至差值
△
x小于当前项目所有型号芯片尺寸；
[0036]重复上述模糊边界法的步骤，直至完成对所有行的芯片排版调整，进而得到更新拼版方案；
[0037]随机拼接单元用于对初始拼版方案或更新拼版方案中芯片矩阵单元进行随机拼接，并比较各拼版方案的面积利用率，确定最终拼版方案；芯片矩阵单元为具有贯通划片槽的多芯片阵列。
[0038]当然，作为一选项，本专利技术系统中的边界调整单元、随机拼接单元还可以执行上述一示例或者多个示例组合形成的所述的一种提升面积利用率的版图设计方法。
[0039]本专利技术还包括一种芯片，该芯片根据上述任一示例或者多个示例组合形成的所述的一种提升面积利用率的版图设计方法制备得到。
[0040]本专利技术还包括一种存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述任一示例或多个示例组成形成的所述提升面积利用率的版图设计方法的步骤。
[0041]本专利技术还包括一种终端，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，所述处理器运行所述计算机指令时执行上述任一示例或多个示例形成的所述提升面积利用率的版图设计方法的步骤。
[0042]与现有技术相比，本专利技术有益效果是：
[0043]1.在一示例中，利用模糊边界法在边框内空白处(X方向)插入满足尺寸要求的芯片，对晶圆空白位置进行了二次利用，提升了晶圆面积利用率；同时，利用随机拼接的方式将多个芯片矩阵单元进行随机拼接，并选择面积利用率最高的拼版设计作为最终拼版方案，以此保证流片性能。
[0044]2.在一示例中，基于芯片优先级对芯片进行排版，能够使优先本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种提升面积利用率的版图设计方法，其特征在于：包括以下步骤：利用模糊边界法调整初始拼版方案，得到更新拼版方案；和/或，对初始拼版方案或更新拼版方案中芯片矩阵单元进行随机拼接，并比较各拼版方案的面积利用率，确定最终拼版方案；芯片矩阵单元为具有贯通划片槽的多芯片阵列；利用模糊边界法调整初始拼版方案包括：计算初始拼版方案中当前行芯片尺寸累加值X1与规划设计边框值X2之间的差值
△
x；判断差值
△
x是否大于当前项目各型号芯片尺寸，若大于，将对应型号芯片排布至当前行，直至差值
△
x小于当前项目所有型号芯片尺寸；重复上述模糊边界法的步骤，直至完成对所有行的芯片排版调整。2.根据权利要求1所述提升面积利用率的版图设计方法，其特征在于：所述完成对所有行的芯片调整后还包括：确定各列芯片的最大尺寸值，以各列芯片的最大尺寸值作为X方向芯片的最新占位框架值X
′2；将所有最新占位框架值X
′2进行累加，得到X方向的新规划设计边框值X
″2。3.根据权利要求2所述提升面积利用率的版图设计方法，其特征在于：所述得到X方向的新规划设计边框值X
″2后还包括：确定芯片列最大尺寸累加值判断与Y方向规划设计边框值Y2是否相等，若相等，采用两者任一值作为Y方向新规划设计边框值Y
″2；若不等，选择较小值作为Y方向新规划设计边框值Y
″2。4.根据权利要求3所述提升面积利用率的版图设计方法，其特征在于：所述当未采用较小值作为Y方向新规划设计边框值Y
″2″
时，还包括：计算当前列芯片尺寸累加值Y1与规划设计边框Y2之间的差值
△
y；判断差值
△
y是否大于当前项目各型号芯片尺寸，若大于，将对应型号芯片排布至当前列，直至差值
△
y小于当前项目所有型号芯片尺寸；重复上述模糊边界法中的步骤，直至完成对所有列的芯片调整；确定各行芯片最大尺寸值，以各行芯片最大尺寸值作为Y方向芯片的最新占位框架值Y
′2；将所有最新占位框架值Y
′2进行累加，得到Y方向的新规划设计边框值Y
″2...

【专利技术属性】
技术研发人员：苏春，张帅，王晓鹏，代高强，王新，
申请(专利权)人：成都复锦功率半导体技术发展有限公司，
类型：发明
国别省市：