基于时序驱动的关键长路径优化方法、装置、存储介质及电子设备制造方法及图纸

本公开涉及基于时序驱动的关键长路径优化方法、装置、存储介质及电子设备。所述基于时序驱动的关键长路径优化方法通过利用所述静态时序分析工具获取时序信息；利用所述时序信息获取时序驱动的关键路径集合，利用关键长路径识别算法从所述关键路径集合中提取到关键长路径子集；根据线长和时延状态对所述关键长路径的关键弧段设置不同的权重和添加虚拟单连接线网，实现对所述关键长路径的优化。能够识别出全局布局中影响时序的关键长路径，优化关键长路径的互联线之间的时延和串扰，从而解决全局布局过程中未考虑和优化关键长路径而影响全局布局整体时序性能的问题，提高全局布局的线长和整体时序性能。局的线长和整体时序性能。局的线长和整体时序性能。

【技术实现步骤摘要】
基于时序驱动的关键长路径优化方法、装置、存储介质及电子设备


[0001]本专利技术属于超大规模集成电路物理设计自动设计
，特别涉及一种基于时序驱动的关键长路径优化方法、装置、存储介质及电子设备，特别用于超大规模集成电路全局布局的自动化技术中。

技术介绍

[0002]目前时序驱动的全局布局优化技术主要为基于线网的优化技术和基于路径的优化技术。基于线网的优化技术是结合经过静态时序分析的时序信息对影响时序的线网添加约束和权重，从而无差别间接优化全局的关键路径；而基于路径的优化技术是根据数学规划方法和静态时序分析提供的时序信息，直接对布局阶段的关键路径解析并优化。
[0003]鉴于当前在超大规模集成电路(VLSI)物理设计全局布局阶段主要使用的是基于电场能的模型，该模型建模了一个静电系统将每个单元映射成一个电荷，所有单元在电场力作用下迭代移动，结合对线网作用的线长模型优化线长，满足溢出率后得到全局布局算法的解。由于电场能模型中电场力和线长模型对线网的作用，采用基于线网的时序优化技术容易受到干扰，且相比较基于线网的技术，基于路径的优化方法更为直接，更容易达到高性能的时序优化结果。
[0004]时序驱动(Timing
‑
driven Placement，TDP)在布局时将时序特征作为优化目标之一，可以在布局阶段有效提高电路时序性能，有助于时序收敛。时序驱动是现代超大规模集成电路(VLSI)物理设计流程中的一个关键环节(在超大规模集成电路的设计过程中，时序收敛是完成设计的一个标志)。随着集成电路的快速发展，在芯片集成度不断提高，电路设计不断演进的同时，电路的复杂性也逐渐增加。传统的布局算法，如线长驱动或可布线性驱动的布局算法的布局结果存在大量较差的关键时序路径，可能导致其最终的布局无法满足整体流程对时序性能的要求。
[0005]为此，亟需一种基于时序驱动的关键长路径识别和优化方法，能够在考虑线长和可布线性优化的同时，提高时序驱动布局整体解的质量。

技术实现思路

[0006]本专利技术克服了现有技术的不足之一，提供了一种基于时序驱动的关键长路径优化方法、装置、存储介质及电子设备，能够识别出全局布局中影响时序的关键长路径，优化关键长路径的互联线之间的时延和串扰，从而解决全局布局过程中未考虑和优化关键长路径而影响全局布局整体时序性能的问题，提高全局布局的线长和整体时序性能。
[0007]根据本公开的一方面，提出了一种基于时序驱动的关键长路径优化方法，所述方法包括：
[0008]利用所述静态时序分析工具获取时序信息；
[0009]利用所述时序信息获取时序驱动的关键路径集合，利用关键长路径识别算法从所
述关键路径集合中提取到关键长路径子集；
[0010]根据线长和时延状态对所述关键长路径的关键弧段设置不同的权重和添加虚拟单连接线网，实现对所述关键长路径的优化。
[0011]在一种可能的实现方式中，利用所述静态时序分析工具获取时序信息，包括：
[0012]利用所述调用静态时序分析工具采用线性时延模型，获取全局的时序信息。
[0013]在一种可能的实现方式中，利用关键长路径识别算法从所述关键路径集合中提取到关键长路径子集，包括：
[0014]根据所述关键路径的最差时序松弛和所述关键路径的每条关键弧段的曼哈顿距离之和，计算所述关键路径的权重；
[0015]基于所述关键路径的权重，利用快速排序算法对所述关键路径进行排序；
[0016]提取所述关键路径的权重大于权重阈值的关键路径作为关键长路径，得到关键长路径子集。
[0017]在一种可能的实现方式中，利用快速排序算法对所述关键路径进行排序，包括：利用快速排序算法对所述关键路径从大到小进行排序。
[0018]在一种可能的实现方式中，所述关键弧段为所述关键路径上两个相邻的集成电路单元之间的连线。
[0019]在一种可能的实现方式中，在所述利用所述时序信息获取时序驱动的关键路径集合之前，包括：
[0020]在集成电路物理设计全局布局中引入基于时序信息的密度和线长的无约束优化模型；
[0021]利用所述无约束优化模型将所述集成电路物理设计全局布局区域划分为多个相互不重叠的网格；
[0022]利用所述相互不重叠的网格分块最小化时序信息的线长和密度，以收敛时序信息的线长。
[0023]在一种可能的实现方式中，所述关键路径由基于所述时序信息的两个及两个以上的集成电路单元之间的连线构成。
[0024]根据本公开的另一方面，提出了一种基于时序驱动的关键长路径优化装置，所述装置包括：
[0025]获取模块，用于利用所述静态时序分析工具获取时序信息；
[0026]识别模块，用于利用所述时序信息获取时序驱动的关键路径集合，利用关键长路径识别算法从所述关键路径集合中提取到关键长路径子集；
[0027]优化模块，用于根据线长和时延状态对所述关键长路径的关键弧段设置不同的权重和添加虚拟单连接线网，实现对所述关键长路径的优化。
[0028]根据本公开的另一方面，提出了一种存储介质，其上存储有计算机程序，所述程序被处理器运行时实现如上所述的方法。
[0029]根据本公开的另一方面，提出了一种电子设备，包括：处理器和存储有计算机程序的存储器，所述处理器被配置为在运行计算机程序时实现如上所述的方法。
[0030]本公开的基于时序驱动的关键长路径优化方法，利用所述静态时序分析工具获取时序信息；利用所述时序信息获取时序驱动的关键路径集合，利用关键长路径识别算法从
所述关键路径集合中提取到关键长路径子集；根据线长和时延状态对所述关键长路径的关键弧段设置不同的权重和添加虚拟单连接线网，实现对所述关键长路径的优化。能够识别出全局布局中影响时序的关键长路径，优化关键长路径的互联线之间的时延和串扰，从而解决全局布局过程中未考虑和优化关键长路径而影响全局布局整体时序性能的问题，提高全局布局的线长和整体时序性能。
[0031]本专利技术实施例的其他可选特征和技术效果一部分在下文描述，一部分可通过阅读本文而明白。
附图说明
[0032]以下，结合附图来详细说明本专利技术的实施例，所示出的元件不受附图所显示的比例限制，附图中相同或相似的附图标记表示相同或类似的元件，其中：
[0033]图1示出了根据本公开一实施例的基于时序驱动的关键长路径优化方法流程图；
[0034]图2示出了根据本公开一实施例的基于时序驱动的关键长路径优化装置原理图；
[0035]图3示出了根据本公开一实施例的电子设备的示意图。
具体实施方式
[0036]为使本专利技术的目的、技术方案和优点更加清楚明白，下面结合具体实施方式和附图，对本专利技术做进一步详细说明。在此，本专利技术的示意性实施方式及其说明用于解释本专利技术，但并不作为对本专利技术的限定。
[0037]在本文中使用的术语“包括”及其变形表示开放性包括，即“包本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于时序驱动的关键长路径优化方法，其特征在于，所述方法包括：利用静态时序分析工具获取时序信息；利用时序信息获取时序驱动的关键路径集合，利用关键长路径识别算法从所述关键路径集合中提取到关键长路径子集；根据线长和时延状态对所述关键长路径的关键弧段设置不同的权重和添加虚拟单连接线网，实现对所述关键长路径的优化。2.根据权利要求1所述的关键长路径优化方法，其特征在于，利用所述静态时序分析工具获取时序信息，包括：利用所述调用静态时序分析工具采用线性时延模型，获取全局的时序信息。3.根据权利要求1所述的关键长路径优化方法，其特征在于，利用关键长路径识别算法从所述关键路径集合中提取到关键长路径子集，包括：根据所述关键路径的最差时序松弛和所述关键路径的每条关键弧段的曼哈顿距离之和，计算所述关键路径的权重；基于所述关键路径的权重，利用快速排序算法对所述关键路径进行排序；提取所述关键路径的权重大于权重阈值的关键路径作为关键长路径，得到关键长路径子集。4.根据权利要求3所述的关键长路径优化方法，其特征在于，利用快速排序算法对所述关键路径进行排序，包括：利用快速排序算法对所述关键路径从大到小进行排序。5.根据权利要求1所述的关键长路径优化方法，其特征在于，所述关键弧段为所述关键路径上两个相邻的集成电路单元之间的连线。6.根据权利要求1所述的关键长路径...

【专利技术属性】
技术研发人员：柳作栋，邹鹏，冯凯，
申请(专利权)人：上海立芯软件科技有限公司，
类型：发明
国别省市：