芯片电路布局方法、装置、设备及存储介质制造方法及图纸

本申请公开了一种芯片电路布局方法、装置、设备及存储介质，所述芯片电路布局方法包括：获取电路上各单元的位置信息；基于所述位置信息，确定所述电路的线网长度最小化优化问题；对所述线网长度最小化优化问题进行双层规划处理，得到双层变量形式的线网长度最小化优化问题，并将所述双层变量形式的线网长度最小化优化问题拆分成第一优化子问题和第二优化子问题；对所述第一优化子问题和所述第二优化子问题进行求解计算，得到所述单元的目标位置信息；基于所述目标位置信息，对所述单元进行位置布局，得到所述电路的布局方案。本申请中将电路的线网长度最小化优化问题转化为二层规划问题，以此捕获全局信息以进行优化，提高了电路的布局质量。了电路的布局质量。了电路的布局质量。

【技术实现步骤摘要】
芯片电路布局方法、装置、设备及存储介质


[0001]本申请涉及电路设计
，尤其涉及一种芯片电路布局方法、装置、设备及存储介质。

技术介绍

[0002]随着芯片的发展，三维芯片通过硅通孔(TSV)等技术实现电路的垂直互连，使芯片能够在三维方向堆叠的密度最大，而外形的尺寸最小，极大地提升了芯片速度、降低了功耗，成为了芯片产业中一个全新的研究热点。其中在芯片物理设计中，布局决定了每个可移动单元的具体位置，直接影响着后续性能优化。因此，如何提供高质量的电路布局方法对芯粒的设计十分重要。
[0003]在相关技术中采用TSV的布局方法松弛了裸片分配的离散约束，使单元可以在z方向上连续移动的同时将二维密度模型推广到三维。但是该方法仅考虑单元的单层布局，导致电路的布局质量低。

技术实现思路

[0004]本申请的主要目的在于提供一种芯片电路布局方法、装置、设备及存储介质，旨在解决现有技术中电路的布局质量低的技术问题。
[0005]为实现以上目的，本申请提供一种芯片电路布局方法，所述芯片电路布局方法包括：
[0006]获取电路上各单元的位置信息；
[0007]基于所述位置信息，确定所述电路的线网长度最小化优化问题，其中，所述线网长度最小化优化问题包括线网长度最小化优化函数和约束条件；
[0008]对所述线网长度最小化优化问题进行双层规划处理，得到双层变量形式的线网长度最小化优化问题，并将所述双层变量形式的线网长度最小化优化问题拆分成第一优化子问题和第二优化子问题；
[0009]对所述第一优化子问题和所述第二优化子问题进行求解计算，得到所述单元的目标位置信息；
[0010]基于所述目标位置信息，对所述单元进行位置布局，得到所述电路的布局方案。
[0011]可选地，所述对所述线网长度最小化优化问题进行双层规划处理，得到双层变量形式的线网长度最小化优化问题的步骤，包括：
[0012]所述线网长度最小化优化问题如下公式：
[0013][0014]s.t.D
b
(x，y，z)≤M
b
，for each bin b，
[0015][0016][0017][0018]其中，e
j
表示连接单元的线网，x、y、z、x
t
、y
t
分别表示单元的横坐标、纵坐标、竖坐标、端子横坐标和端子纵坐标，E＝(e1，e2，...，e
m
)表示线网的集合，表示线网长度，b表示电路的网格，D
b
、M
b
分别表示网格b的密度和可容许的密度阈值，A1(c
i
)、A0(c
i
)分别表示单元c
i
在裸片上层的面积和下层的面积，u
t
、u
b
、N
t
分别表示裸片上层面积最大利用率、裸片下层面积最大利用率和单元的端子最大个数；
[0019]对所述线网长度最小化优化问题进行双层规划处理，将下层变量定义为x
l
＝(x，y，x
t
，y
t
)，将上层变量定义为z，得到双层变量形式的线网长度最小化优化问题，其中，所述双层变量形式的线网长度最小化优化问题如下公式：
[0020][0021]s.t.x
l
∈Ψ(z)
[0022][0023][0024][0025]其中，Ψ(z)和g(z)分别被定义为如下公式：
[0026][0027][0028][0029]可选地，所述对所述第一优化子问题和所述第二优化子问题进行求解计算，得到所述单元的目标位置信息的步骤，包括：
[0030]采用全局层优化对所述第一优化子问题进行求解，得到所述单元的第一纵坐标位置；
[0031]基于所述第一纵坐标位置，采用详细层优化对所述第一优化子问题进行求解，得到所述单元增量后的第二纵坐标位置；
[0032]基于所述第二纵坐标位置，采用单层布局对所述第二优化子问题进行求解，得到所述单元的横坐标位置；
[0033]基于所述横坐标位置，采用端子合法化对所述第二优化子问题进行求解，得到所述单元的端子横坐标位置；
[0034]基于所述单元的第二纵坐标位置、横坐标位置和端子横坐标位置，确定所述单元的目标位置信息。
[0035]可选地，所述采用全局层优化对所述第一优化子问题进行求解，得到所述单元的
第一纵坐标位置的步骤，包括：
[0036]通过限制单元的移动，将所述第一优化子问题中的约束条件定义为背包约束；
[0037]采用优先函数对所述背包约束下的第一优化子问题进行求解，得到所述单元的第一纵坐标位置。
[0038]可选地，所述基于所述第一纵坐标位置，采用详细层优化对所述第一优化子问题进行求解，得到所述单元增量后的第二纵坐标位置的步骤，包括：
[0039]按照预设的调整顺序，对当前的单元的第一纵坐标位置进行调整，得到该单元更新后的纵坐标位置；
[0040]基于所述单元更新后的纵坐标位置，对所述调整顺序的下一单元的第一纵坐标位置进行调整，得到下一单元更新后的纵坐标位置；
[0041]返回所述按照预设的调整顺序，对当前的单元的第一纵坐标位置进行调整，得到该单元更新后的纵坐标位置的步骤，直至对所述调整顺序的尾单元的第一纵坐标位置进行调整，得到尾单元更新后的纵坐标位置后停止调整，并将调整完成后的各所述单元的纵坐标位置确定为所述单元增量后的第二纵坐标位置。
[0042]可选地，所述基于所述单元的第二纵坐标位置、横坐标位置和端子横坐标位置，确定所述单元的目标位置信息的步骤之后，所述方法包括：
[0043]基于所述目标位置信息，判断当前周期求解的双层变量形式的线网长度最小化优化问题是否收敛；
[0044]若当前周期求解的双层变量形式的线网长度最小化优化问题未收敛，则返回所述采用全局层优化对所述第一优化子问题进行求解，得到所述单元的第一纵坐标位置的步骤，直至当前周期求解的双层变量形式的线网长度最小化优化问题收敛，得到所述单元最终的目标位置信息。
[0045]可选地，所述基于所述目标位置信息，判断当前周期求解的双层变量形式的线网长度最小化优化问题是否收敛的步骤，包括：
[0046]求解所述单元的下一周期的目标位置信息；
[0047]将所述下一周期的目标位置信息与当前周期的目标位置信息进行比对，得到比对结果；
[0048]若所述比对结果一致，则确定当前周期求解的双层变量形式的线网长度最小化优化问题收敛；
[0049]若所述比对结果不一致，则确定当前周期求解的双层变量形式的线网长度最小化优化问题未收敛。
[0050]本申请还提供一种芯片电路布局装置，所述芯片电路布局装置包括：
[0051]获取模块，用于获取电路上各单元的位置信息；
[0052]确定模本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片电路布局方法，其特征在于，所述芯片电路布局方法包括：获取电路上各单元的位置信息；基于所述位置信息，确定所述电路的线网长度最小化优化问题，其中，所述线网长度最小化优化问题包括线网长度最小化优化函数和约束条件；对所述线网长度最小化优化问题进行双层规划处理，得到双层变量形式的线网长度最小化优化问题，并将所述双层变量形式的线网长度最小化优化问题拆分成第一优化子问题和第二优化子问题；对所述第一优化子问题和所述第二优化子问题进行求解计算，得到所述单元的目标位置信息；基于所述目标位置信息，对所述单元进行位置布局，得到所述电路的布局方案。2.如权利要求1所述的芯片电路布局方法，其特征在于，所述对所述线网长度最小化优化问题进行双层规划处理，得到双层变量形式的线网长度最小化优化问题的步骤，包括：所述线网长度最小化优化问题如下公式：s.t.D
b
(x，y，z)≤M
b
，for each bin bbb其中，e
j
表示连接单元的线网，x、y、z、x
t
、y
t
分别表示单元的横坐标、纵坐标、竖坐标、端子横坐标和端子纵坐标，E＝(e1，e2，...，e
m
)表示线网的集合，表示线网长度，b表示电路的网格，D
b
、M
b
分别表示网格b的密度和可容许的密度阈值，A1(c
i
)、A0(c
i
)分别表示单元c
i
在裸片上层的面积和下层的面积，u
t
、u
b
、N
t
分别表示裸片上层面积最大利用率、裸片下层面积最大利用率和单元的端子最大个数；对所述线网长度最小化优化问题进行双层规划处理，将下层变量定义为x
l
＝(x，y，x
t
，y
t
)，将上层变量定义为z，得到双层变量形式的线网长度最小化优化问题，其中，所述双层变量形式的线网长度最小化优化问题如下公式：g(z)s.t.x
l
∈Ψ(z)∈Ψ(z)∈Ψ(z)其中，Ψ(z)和g(z)分别被定义为如下公式：
3.如权利要求1所述的芯片电路布局方法，其特征在于，所述对所述第一优化子问题和所述第二优化子问题进行求解计算，得到所述单元的目标位置信息的步骤，包括：采用全局层优化对所述第一优化子问题进行求解，得到所述单元的第一纵坐标位置；基于所述第一纵坐标位置，采用详细层优化对所述第一优化子问题进行求解，得到所述单元增量后的第二纵坐标位置；基于所述第二纵坐标位置，采用单层布局对所述第二优化子问题进行求解，得到所述单元的横坐标位置；基于所述横坐标位置，采用端子合法化对所述第二优化子问题进行求解，得到所述单元的端子横坐标位置；基于所述单元的第二纵坐标位置、横坐标位置和端子横坐标位置，确定所述单元的目标位置信息。4.如权利要求3所述的芯片电路布局方法，其特征在于，所述采用全局层优化对所述第一优化子问题进行求解，得到所述单元的第一纵坐标位置的步骤，包括：通过限制单元进行纵向移动，将所述...

【专利技术属性】
技术研发人员：黄志鹏，赵雪岩，陈仕健，李江考，邱奕杭，李兴权，
申请(专利权)人：鹏城实验室，
类型：发明
国别省市：