功率半导体器件及开关电源制造技术

公开了一种功率半导体器件及开关电源，功率半导体器件包括：碳化硅衬底，具有第一掺杂类型；位于所述碳化硅衬底上的外延层，具有第一掺杂类型；积累型沟道结构和反型沟道结构，所述积累型沟道结构和所述反型沟道结构间隔设置，部分所述积累型沟道结构和所述反型沟道结构位于所述外延层中，以及部分所述积累型沟道结构和所述反型沟道结构位于所述外延层上；隔离结构，将积累型沟道结构和反型沟道结构之间彼此隔离开。本实用新型专利技术采用不同沟道类型的晶体管集成在同一芯片上，工艺简单，降低芯片的复杂程度和成本。的复杂程度和成本。的复杂程度和成本。

【技术实现步骤摘要】
功率半导体器件及开关电源


[0001]本技术涉及半导体制造
，特别涉及一种功率半导体器件及开关电源。

技术介绍

[0002]碳化硅(SiC)材料具有优良的物理和电学特性，以其宽禁带、高的热导率、高饱和漂移速度和高临界击穿电场等独特优点，成为制作高功率、高频、高压、耐高温、抗辐射器件的理想半导体材料。碳化硅MOSFET器件则具有开关速度快、导通电阻小等优势，且在较小的漂移层厚度可以实现较高的击穿电压水平，减小功率开关模块的体积，降低能耗，在功率开关、转换器等应用领域中优势明显。
[0003]图1示出现有技术中的高压开关电源的电路结构示意图。如图1所示，该高压开关电源100包括稳压电路101、驱动控制电路102以及高压功率器件103，参考地一般为零电位。当高压开关电源100开始工作时，高压电源通过稳压电路101向驱动控制电路102提供工作电压和电流。高压功率器件103的第一端HV与高压电源连接，第二端LV与参考地连接，控制端DR接收驱动信号。当驱动控制电路102开始工作时，控制高压功率器件103导通从而进行功率转换。高压功率器件103为MOS器件或IGBT器件，其中，MOS器件的第一端为漏极，第二端为源极，控制端为栅极；IGBT器件的第一端为集电极，第二端为发射极，控制端为基极。当然，高压功率器件103还可以是其他类型的器件，不一一举例。
[0004]稳压电路101通过高压电阻对高压电源进行降压，从而为驱动控制电路102提供工作电压和电流。高压电阻的一端与高压电源连接，另一端与驱动控制电路102连接。由于高压电阻上的电流一直存在，无法同时兼顾启动时间和功耗，尤其当高压电源的电压很高时，高压电阻上的功耗也会进一步增大。
[0005]现有技术中的开关电源将低压控制电路、高压MOS器件以及稳压电路集成在同一硅衬底上，采用高压BCD工艺实现，可以同时兼顾启动时间和功耗的问题。
[0006]但是开关电源采用高压BCD工艺使得整个系统芯片的工艺复杂，成本昂贵，而且由于硅材料本身高温特性的限制，使得高压BCD工艺中MOS器件的功耗无法增加，无法拓展到大功率的应用；同时在碳化硅材料上无法实现BCD工艺，不利于该技术的应用和推广。

技术实现思路

[0007]鉴于上述问题，本技术的目的在于提供一种功率半导体器件及开关电源，采用不同沟道类型的晶体管集成在同一芯片上，工艺简单，降低芯片的复杂程度和成本。
[0008]根据本技术的第一方面，提供一种功率半导体器件，包括：碳化硅衬底，具有第一掺杂类型；位于所述碳化硅衬底上的外延层，具有第一掺杂类型；积累型沟道结构和反型沟道结构，所述积累型沟道结构和所述反型沟道结构间隔设置，部分所述积累型沟道结构和所述反型沟道结构位于所述外延层中，以及部分所述积累型沟道结构和所述反型沟道结构位于所述外延层上；隔离结构，将积累型沟道结构和反型沟道结构之间彼此隔离开。
[0009]优选地，所述积累型沟道结构包括至少一个积累型元胞结构，每个积累型元胞结构包括：第一阱区，位于所述外延层中，具有第二掺杂类型；积累沟道层，位于所述第一阱区的表面，具有第一掺杂类型；第一欧姆接触区，位于所述第一阱区中，且从所述第一阱区的表面向所述第一阱区的内部延伸，具有第二掺杂类型；第一源区，位于所述第一阱区的表面且与所述第一阱区的外边缘具有一定距离，具有第一掺杂类型，所述第一源区与所述第一欧姆接触区接触；第一栅极结构，位于所述外延层上，且覆盖所述积累沟道层和部分第一源区。
[0010]优选地，所述反型沟道结构包括至少一个反型元胞结构，每个反型元胞结构包括：第二阱区，位于所述外延层中，具有第二掺杂类型；第二欧姆接触区，位于所述第二阱区中，且从所述第二阱区的表面向所述第二阱区的内部延伸，具有第二掺杂类型；第二源区，位于所述第二阱区的表面且与所述第二阱区的外边缘具有一定距离，具有第一掺杂类型，所述第二源区与所述第二欧姆接触区接触；第二栅极结构，位于所述外延层上，且覆盖部分所述第二阱区和部分所述第二源区。
[0011]优选地，所述第一栅极结构包括第一栅氧化层和第一栅极多晶，所述第一栅氧化层位于部分所述外延层、所述积累沟道层和部分所述第一源区上，所述第一栅极多晶位于所述第一栅氧化层上；所述第二栅极结构包括第二栅氧化层和第二栅极多晶，所述第二栅氧化层位于部分所述外延层、部分所述第二阱区和部分所述第二源区上，所述第二栅极多晶位于所述第二栅氧化层上。
[0012]优选地，所述功率半导体器件还包括：介质层，位于所述外延层上，覆盖所述第一栅极多晶的表面、所述第一栅氧化层和所述第一栅极多晶的侧壁、所述第二栅极多晶的表面以及所述第二栅氧化层和所述第二栅极多晶的侧壁；第一源极，位于所述介质层上，且与所述第一欧姆接触区和所述第一源区连接；第二源极，位于所述介质层上，且与所述第二欧姆接触区和所述第二源区连接；漏极，位于所述碳化硅衬底远离所述外延层的表面上；其中，所述积累型沟道结构和所述反型沟道结构的漏极共用。
[0013]优选地，所述隔离结构包括：第三阱区，位于所述外延层中；第三栅极结构，位于所述外延层上，覆盖部分所述第三阱区以及相邻的所述积累沟道层和部分第一源区；第四栅极结构，位于所述外延层上，覆盖部分所述第三阱区以及相邻的部分第二阱区和部分第二源区；其中，所述第三阱区位于所述第三栅极结构和所述第四栅极结构之间，且所述第三阱区浮空；所述第三栅极结构与所述第一源极连接；所述第四栅极结构与所述第二源极连接；所述第一阱区、所述第二阱区以及所述第三阱区在所述外延层中的结深相同。
[0014]优选地，所述隔离结构包括：第一掺杂区，位于所述外延层中；第三栅极结构，位于所述外延层上，覆盖部分所述第一掺杂区以及相邻的所述积累沟道层和部分第一源区；第四栅极结构，位于所述外延层上，覆盖部分所述第一掺杂区以及相邻的部分第二阱区和部分第二源区；其中，所述第一掺杂区位于所述第三栅极结构和所述第四栅极结构之间，且所述第一掺杂区浮空；所述第三栅极结构与所述第一源极连接；所述第四栅极结构与所述第二源极连接；所述第一掺杂区在所述外延层中的结深与所述第一阱区和所述第二阱区在所述外延层中的结深不同。
[0015]优选地，所述隔离结构包括：第二掺杂区，位于所述外延层中；位于所述外延层上的第一场氧化层和第二场氧化层，所述第一场氧化层覆盖部分所述第二掺杂区以及相邻的
积累型沟道结构的积累沟道层和部分第一源区，所述第二场氧化层覆盖部分所述第二掺杂区以及相邻的反型沟道结构的部分第二阱区和部分第二源区；其中，所述第二掺杂区位于第一场氧化层和第二场氧化层之间，且所述第二掺杂区浮空；所述第二掺杂区在所述外延层中的结深与所述第一阱区和所述第二阱区在所述外延层中的结深相同或不同。
[0016]优选地，所述隔离结构包括：第三掺杂区，位于所述外延层中；第三栅极结构，位于所述外延层上，覆盖部分所述第三掺杂区以及相邻的所述积累沟道层和部分第一源区；第四栅极结构，位于所述外延层上，覆盖部分所述第三掺杂区以及相邻的部分第二阱区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率半导体器件，其特征在于，包括：碳化硅衬底，具有第一掺杂类型；位于所述碳化硅衬底上的外延层，具有第一掺杂类型；积累型沟道结构和反型沟道结构，所述积累型沟道结构和所述反型沟道结构间隔设置，部分所述积累型沟道结构和所述反型沟道结构位于所述外延层中，以及部分所述积累型沟道结构和所述反型沟道结构位于所述外延层上；隔离结构，将积累型沟道结构和反型沟道结构之间彼此隔离开以使所述积累型沟道结构和所述反型沟道结构间隔设置。2.根据权利要求1所述的功率半导体器件，其特征在于，所述积累型沟道结构包括至少一个积累型元胞结构，每个积累型元胞结构包括：第一阱区，位于所述外延层中，具有第二掺杂类型；积累沟道层，位于所述第一阱区的表面，具有第一掺杂类型；第一欧姆接触区，位于所述第一阱区中，且从所述第一阱区的表面向所述第一阱区的内部延伸，具有第二掺杂类型；第一源区，位于所述第一阱区的表面且与所述第一阱区的外边缘具有一定距离，具有第一掺杂类型，所述第一源区与所述第一欧姆接触区接触；第一栅极结构，位于所述外延层上，且覆盖所述积累沟道层和部分第一源区。3.根据权利要求2所述的功率半导体器件，其特征在于，所述反型沟道结构包括至少一个反型元胞结构，每个反型元胞结构包括：第二阱区，位于所述外延层中，具有第二掺杂类型；第二欧姆接触区，位于所述第二阱区中，且从所述第二阱区的表面向所述第二阱区的内部延伸，具有第二掺杂类型；第二源区，位于所述第二阱区的表面且与所述第二阱区的外边缘具有一定距离，具有第一掺杂类型，所述第二源区与所述第二欧姆接触区接触；第二栅极结构，位于所述外延层上，且覆盖部分所述第二阱区和部分所述第二源区。4.根据权利要求3所述的功率半导体器件，其特征在于，所述第一栅极结构包括第一栅氧化层和第一栅极多晶，所述第一栅氧化层位于部分所述外延层、所述积累沟道层和部分所述第一源区上，所述第一栅极多晶位于所述第一栅氧化层上；所述第二栅极结构包括第二栅氧化层和第二栅极多晶，所述第二栅氧化层位于部分所述外延层、部分所述第二阱区和部分所述第二源区上，所述第二栅极多晶位于所述第二栅氧化层上。5.根据权利要求4所述的功率半导体器件，其特征在于，还包括：介质层，位于所述外延层上，覆盖所述第一栅极多晶的表面、所述第一栅氧化层和所述第一栅极多晶的侧壁、所述第二栅极多晶的表面以及所述第二栅氧化层和所述第二栅极多晶的侧壁；第一源极，位于所述介质层上，且与所述第一欧姆接触区和所述第一源区连接；第二源极，位于所述介质层上，且与所述第二欧姆接触区和所述第二源区连接；漏极，位于所述碳化硅衬底远离所述外延层的表面上；其中，所述积累型沟道结构和所述反型沟道结构的漏极共用。
6.根据权利要求5所述的功率半导体器件，其特征在于，所述隔离结构包括：第三阱区，位于所述外延层中；第三栅极结构，位于所述外延层上，覆盖部分所述第三阱区以及相邻的所述积累沟道层和部分第一源区；第四栅极结构，位于所述外延层上，覆盖部分所述第三阱区以及相邻的部分第二阱区和部分第二源区；其中，所述第三阱区位于所述第三栅极结构和所述第四栅极结构之间，且所述第三阱区浮空；所述第三栅极结构与所述第一源极连接；所述第四栅极结构与所述第二源极连接；所述第一阱区、所述第二阱区以及所述第三阱区在所述外延层中的结深相同。7.根据权利要求5所述的功率半导体器件，其特征在于，所述隔离结构包括：第一掺杂区，位于所述外延层中；第三栅极结构，位于所述外延层上，覆盖部分所述第一掺杂区以及相邻的所述积累沟道层和部分第一源区；第四栅极结构，位于所述外延层上，覆盖部分所述第一掺杂区以及相邻的部分第二阱区和部分第二源区；其中，所述第一掺杂区位于所述第三栅极结构和所述第四栅极结构之间，且所述第一掺杂区浮空；所述第三栅极结构与所述第一源极连接；所述第四栅极结构与所述第二源极连接；所述第一掺杂区在所述外延层中的结深与所述第一阱区和所述第二阱区在所述外延层中的结深不同。8.根据权利要求5所述的功率半导体器件，其特征在于，所述隔离结构包括：第二掺杂区，位于所述外延层中；位于所述外延层上的第一场氧化层和第二场氧化层，所述第一场氧化层覆盖部分所述第二掺杂区以及相邻的积累型沟道结构的积累沟道层和部分第一源区，所述第二场氧化层覆盖部分所述第二掺杂区以及相邻的反型沟道结构的部分第二阱区和部分第二源区；其中，所述第二掺杂区位于第一场氧化层和第二场氧化层之间，且所述第二掺杂区浮空；所述第二掺杂区在所述外延层中的结深与所述第一阱区和所述第二阱区在所述外延层中的结深相同或不同。9.根据权利要求5所述的功率半导体器件，其特征在于，所述隔离结构包括：第三掺杂区，位于所述外延层中；第三栅极结构，位于所述外延层上，覆盖部分所述第三掺杂区以及相邻的所述积累沟道层和部分第一源区；第四栅极结构，位于所述外延层上，覆盖部分所述第三掺杂区以及相邻的部分第二阱区和部分第二源区；其中，所述第三掺杂区位于所述第三栅极结构和所述第四栅极结构之间，且所述第三掺杂区浮空；所述第三栅极结构与所述第一源极连接；所述第四栅极结构与所述第二栅极结构连接；其中，所述第...

【专利技术属性】
技术研发人员：张邵华，
申请(专利权)人：杭州士兰微电子股份有限公司，
类型：新型
国别省市：