半导体器件制造技术

本公开提供了半导体器件。一种半导体器件包括在下基板上的掩埋绝缘层图案。第一半导体图案和第二半导体图案设置在掩埋绝缘层图案上。下导电图案形成在第一半导体图案和第二半导体图案之间的第一凹槽的下部中，并且下导电图案可以接触第一半导体图案的下部侧壁和第二半导体图案的下部侧壁。形成在下导电图案上的公共栅极结构填充第一凹槽的剩余部分。第一半导体图案可以包括从第一半导体图案的上表面朝向下基板依次堆叠的第一杂质区、第一沟道区和第二杂质区。第二半导体图案包括第三杂质区、第二沟道区和第四杂质区。第二沟道区和第四杂质区。第二沟道区和第四杂质区。

【技术实现步骤摘要】
半导体器件


[0001]实施方式涉及一种半导体器件。更具体地，实施方式涉及包括CMOS反相器结构的半导体器件。

技术介绍

[0002]互补MOSFET(CMOS)技术应用于许多半导体器件中，并可以为移动装置、照相机、CPU等提供电路。CMOS技术提供低功耗、高速度和高抗扰性。
[0003]CMOS反相器电路可以包括N型晶体管、P型晶体管以及用于连接N型晶体管和P型晶体管的布线结构。然而，为了形成反相器电路，N型晶体管和P型晶体管以它们自己的基板水平跨度形成在基板上，结果，用于形成CMOS反相器电路的基板的水平面积可能增大。

技术实现思路

[0004]示例实施方式提供一种高度集成的半导体器件。
[0005]示例实施方式提供用于制造高度集成的半导体器件的方法。
[0006]根据示例实施方式的一种半导体器件包括：在下基板上的掩埋绝缘层图案；设置在掩埋绝缘层图案上的第一半导体图案和第二半导体图案，第一半导体图案和第二半导体图案在平行于下基板的第一方向上延伸并在第二方向上通过第一凹槽彼此间隔开，第二方向平行于下基板并垂直于第一方向；设置在第一半导体图案和第二半导体图案之间的第一凹槽的下部中的下导电图案，下导电图案接触第一半导体图案的下部区域和第二半导体图案的下部区域；以及设置在下导电图案上的公共栅极结构，公共栅极结构至少部分地填充第一凹槽，其中第一半导体图案包括在第一半导体图案中的第一杂质区、第一沟道区和第二杂质区，第一杂质区、第一沟道区和第二杂质区从第一半导体图案的上表面垂直地依次设置，以及其中第二半导体图案包括在第二半导体图案中的第三杂质区、第二沟道区和第四杂质区，第三杂质区、第二沟道区和第四杂质区从第二半导体图案的上表面垂直地依次设置。
[0007]根据示例实施方式的一种半导体器件包括：设置在下基板上的掩埋绝缘层；设置在掩埋绝缘层上的第一半导体图案和第二半导体图案，第一半导体图案和第二半导体图案在平行于下基板的第一方向上延伸并在第二方向上通过第一凹槽彼此间隔开，第二方向平行于下基板并垂直于第一方向；第一下导电图案，设置在第一半导体图案和第二半导体图案之间的第一凹槽的下部中，第一下导电图案接触第一半导体图案的下部区域和第二半导体图案的下部区域；设置在第一下导电图案上的第一公共栅极结构，第一公共栅极结构填充第一凹槽的剩余部分；在第一半导体图案中的第一杂质区、第一沟道区和第二杂质区，第一杂质区、第一沟道区和第二杂质区从第一半导体图案的上表面朝向下基板依次设置；在第二半导体图案中的第三杂质区、第二沟道区和第四杂质区，第三杂质区、第二沟道区和第四杂质区从第二半导体图案的上表面朝向下基板依次设置；设置在掩埋绝缘层上的第三半导体图案和第四半导体图案，第三半导体图案和第四半导体图案分别平行于第一半导体图
案和第二半导体图案设置，并在第一方向上分别与第一半导体图案和第二半导体图案间隔开，并且在第二方向上通过第二凹槽彼此间隔开；第二下导电图案，设置在第三半导体图案和第四半导体图案之间的第二凹槽的下部中，第二下导电图案接触第三半导体图案的下部区域和第四半导体图案的下部区域；设置在第二下导电图案上的第二公共栅极结构，第二公共栅极结构填充第二凹槽的剩余部分；在第三半导体图案中的第五杂质区、第三沟道区和第六杂质区，第五杂质区、第三沟道区和第六杂质区从第三半导体图案的上表面朝向下基板依次设置；在第四半导体图案中的第七杂质区、第四沟道区和第八杂质区，第七杂质区、第四沟道区和第八杂质区从第四半导体图案的上表面朝向下基板依次设置；电连接到第一下导电图案和第二公共栅极结构的第一布线；以及电连接到第二下导电图案和第一公共栅极结构的第二布线。
[0008]根据示例实施方式的一种半导体器件包括：在下基板上的掩埋绝缘层图案；第一半导体图案，在平行于下基板的第一方向上延伸并包括从第一半导体图案的上表面朝向掩埋绝缘层图案垂直堆叠的N型上杂质区、P型杂质区和N型下杂质区；第二半导体图案，在第一方向上延伸并与第一半导体图案相邻，并且在平行于下基板的第二方向上与第一半导体图案间隔开，第二半导体图案包括从第二半导体图案的上表面朝向掩埋绝缘层图案垂直堆叠的P型上杂质区、N型杂质区和P型下杂质区；设置在第一半导体图案和第二半导体图案之间的空间中的下导电图案，下导电图案电连接到P型下杂质区和N型下杂质区；以及设置在下导电图案上的公共栅极结构，公共栅极结构填充在第一半导体图案和第二半导体图案之间的剩余空间，其中公共栅极结构包括栅极绝缘层图案、栅电极和盖绝缘图案，以及其中栅电极和下导电图案通过栅极绝缘层图案彼此绝缘。
[0009]在根据示例实施方式的半导体器件中，具有垂直沟道的第一晶体管和第二晶体管可以分别形成在公共栅极结构的两侧。第一晶体管和第二晶体管可以具有不同的导电类型。该半导体器件可以包括CMOS反相器电路，并可以形成在小的水平面积的下基板上。
附图说明
[0010]从以下结合附图的详细描述，示例实施方式将被更清楚地理解。图1至27表示如这里所述的非限制性的示例实施方式。
[0011]图1是根据示例实施方式的半导体器件的剖视图；
[0012]图2是图1所示的半导体器件的透视图；
[0013]图3是对应于图1所示的半导体器件的电路图；
[0014]图4是根据示例实施方式的半导体器件的透视图；
[0015]图5是图4所示的半导体器件的剖视图；
[0016]图6是对应于图4所示的半导体器件的电路图；以及
[0017]图7至图27是透视图和剖视图，示出根据示例实施方式的制造半导体器件的方法。
具体实施方式
[0018]现在将在下面参照附图更更全面地描述本公开的实施方式。然而，本专利技术构思可以以不同的形式实施，并且不应被解释为限于这里阐述的实施方式。相反，提供这些实施方式使得本公开将彻底和完整，并将本专利技术构思的范围完全传达给本领域技术人员。在整个
说明书中，相同的附图标记可以表示相同的部件，并且达到这样的程度，对一元件的描述已经被省略，则可以理解该元件至少类似于说明书中的其它地方描述的对应元件。
[0019]此外，本说明书所附的附图被提供以易于解释本公开的实施方式。附图中示出的部件的形状可能被夸大和显示以帮助理解。因此，在实施方式中的部件的尺寸和形状不应一定受附图限制。
[0020]图1是根据示例实施方式的半导体器件的剖视图。图2是图1所示的半导体器件的透视图。图3是对应于图1所示的半导体器件的电路图。
[0021]图1至图3所示的半导体器件可以是CMOS反相器电路。例如，半导体器件可以接收电压作为输入，并输出输入电压的反相。
[0022]参照图1和图2，基板可以包括诸如硅、锗、硅锗等的IV族半导体材料或者诸如GaP、GaAs或GaSb的III
‑
V族化合物半导体。在示例实施方式中，基板可以是绝缘体上硅(SOI)基板或绝缘体上锗(GOI)基板。例如，基板可以包括下基板102、掩埋绝缘层图案104和图案化的上半本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：掩埋绝缘层图案，在下基板上；第一半导体图案和第二半导体图案，设置在所述掩埋绝缘层图案上，所述第一半导体图案和所述第二半导体图案在平行于所述下基板的第一方向上延伸并在第二方向上通过第一凹槽彼此间隔开，所述第二方向平行于所述下基板并垂直于所述第一方向；下导电图案，设置在所述第一半导体图案和所述第二半导体图案之间的所述第一凹槽的下部中，所述下导电图案接触所述第一半导体图案的下部区域和所述第二半导体图案的下部区域；以及公共栅极结构，设置在所述下导电图案上，所述公共栅极结构至少部分地填充所述第一凹槽，其中所述第一半导体图案包括在所述第一半导体图案中的第一杂质区、第一沟道区和第二杂质区，所述第一杂质区、所述第一沟道区和所述第二杂质区从所述第一半导体图案的上表面垂直地依次设置，以及其中所述第二半导体图案包括在所述第二半导体图案中的第三杂质区、第二沟道区和第四杂质区，所述第三杂质区、所述第二沟道区和所述第四杂质区从所述第二半导体图案的上表面垂直地依次设置。2.根据权利要求1所述的半导体器件，其中所述下导电图案包括第一金属图案和围绕所述第一金属图案的侧壁和底表面的第一阻挡金属图案。3.根据权利要求1所述的半导体器件，其中所述下导电图案接触所述第二杂质区和所述第四杂质区。4.根据权利要求1所述的半导体器件，其中所述公共栅极结构包括栅极绝缘层图案、栅电极和盖绝缘图案。5.根据权利要求4所述的半导体器件，其中所述栅极绝缘层图案沿着所述第一凹槽的侧壁和所述下导电图案的上表面共形地形成，并且所述栅电极形成在所述栅极绝缘层图案上。6.根据权利要求4所述的半导体器件，其中相对于所述下基板，所述第一杂质区的底表面和所述第三杂质区的底表面设置在与所述盖绝缘图案的底表面相同的水平处或者低于所述盖绝缘图案的底表面。7.根据权利要求4所述的半导体器件，其中相对于所述下基板，所述第二杂质区的上表面和所述第四杂质区的上表面设置在与所述公共栅极结构的底表面相同的水平处或者高于所述公共栅极结构的底表面。8.根据权利要求4所述的半导体器件，其中所述第一沟道区和所述第二沟道区中的每个与所述栅电极相邻地设置。9.根据权利要求1所述的半导体器件，其中所述第一杂质区和所述第二杂质区掺有N型杂质，并且所述第一沟道区掺有P型杂质。10.根据权利要求9所述的半导体器件，其中所述第三杂质区和所述第四杂质区掺有比所述第一沟道区更高浓度的P型杂质，所述第二沟道区掺有N型杂质。11.一种半导体器件，包括：掩埋绝缘层，设置在下基板上；
第一半导体图案和第二半导体图案，设置在所述掩埋绝缘层上，所述第一半导体图案和所述第二半导体图案在平行于所述下基板的第一方向上延伸并在第二方向上通过第一凹槽彼此间隔开，所述第二方向平行于所述下基板并垂直于所述第一方向；第一下导电图案，设置在所述第一半导体图案和所述第二半导体图案之间的所述第一凹槽的下部中，所述第一下导电图案接触所述第一半导体图案的下部区域和所述第二半导体图案的下部区域；第一公共栅极结构，设置在所述第一下导电图案上，所述第一公共栅极结构填充所述第一凹槽的剩余部分；在所述第一半导体图案中的第一杂质区、第一沟道区和第二杂质区，所述第一杂质区、所述第一沟道区和所述第二杂质区从所述第一半导体图案的上表面朝向所述下基板依次设置；在所述第二半导体图案中的第三杂质区、第二沟道区和第四杂质区，所述第三杂质区、所述第二沟道区和所述第四杂质区从所述第二半导体图案的上表面朝向所述下基板依次设置；设置在所述掩埋绝缘层上的第三半导体图案和第四半导体图案，所述第三半导体图案和所述第四半导体图案分别平行于所述第一半导体图案和所述第二半导体图案设置，并在所述第一方向上分别与所...

【专利技术属性】
技术研发人员：黄泛佣，权智惠，金志永，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：