半导体装置及其形成方法制造方法及图纸

将一内间隔物形成至一长度而减少未在一纳米结构晶体管的一源极/漏极区的一外延层成长的可能性。这样减少了部分外延层变得不被合并的可能性，而顺便减少空孔形成在源极/漏极区的可能性。还有，可以使用一循环的沉积与蚀刻技术来形成外延层，其可以实现外延层的共形成长，以进一步在源极/漏极区减少形成空孔的可能性及减少形成团块的可能性。在其他例子之间，减少缺陷可以减少半导体装置的失效、增加半导体装置的良率及/或增加半导体装置的效能。能。能。

【技术实现步骤摘要】
半导体装置及其形成方法


[0001]本专利技术实施例涉及半导体制造技术，特别涉及半导体装置及其形成方法。

技术介绍

[0002]随着半导体装置制造的进展和技术工艺节点尺寸的降低，晶体管可能会受到短通道效应(short channel effects；SCE)的影响，例如热载子劣化、障壁降低和量子限制以及其他范例。此外，随着较小技术节点的晶体管栅极长度降低，源极/漏极(source/drain；S/D)电子穿隧增加，这增加了晶体管的截止电流(当晶体管处于关闭配置时流过晶体管通道的电流)。硅(Si)/硅锗(SiGe)纳米结构晶体管，例如纳米线、纳米片和全绕式栅极(gate
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all
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around；GAA)装置是在较小技术节点上克服短通道效应的潜在候选装置。相较于其他类型的晶体管，纳米结构晶体管是可以减少短通道效应并提高载子迁移率的有效的结构。

技术实现思路

[0003]一实施例涉及一种半导体装置。上述半导体装置包括多个纳米结构通道，其在一鳍状物结构的一部分的上方。上述半导体装置包括一栅极结构，其中上述栅极结构的多个部分在上述鳍状物结构的上述部分的上方包裹于上述纳米结构通道的周围。上述半导体装置包括一源极/漏极区，其邻近上述纳米结构通道且邻近上述栅极结构。上述半导体装置包括多个内间隔物，其在上述栅极结构的上述部分与上述源极/漏极区之间，其中上述内间隔物的至少一子集的长度大于上述栅极结构的上述部分的至少一子集的厚度，且其中上述内间隔物的至少上述子集的长度小于上述栅极结构的上述纳米结构通道的厚度。
[0004]另一实施例涉及一种半导体装置的形成方法。上述方法包括形成一鳍状物结构，其包括一第一部分与一第二部分，上述第一部分在一基底的上方，上述第二部分在上述第一部分的上方。上述方法包括在上述鳍状物结构的上述第二部分形成一源极/漏极凹部，其中上述第二部分包括以一交错的形式排列的多个牺牲层与多个纳米结构通道。上述方法包括经由上述源极/漏极凹部横向蚀刻上述牺牲层，以在上述纳米结构通道的端部之间形成多个空腔。上述方法包括在上述纳米结构通道之间，在上述空腔形成多个内间隔物。上述方法包括施行多个沉积与蚀刻循环，以在上述源极/漏极凹部的侧壁上形成一源极/漏极区的一第一层。上述方法包括。上述方法包括。上述方法包括。上述方法包括。上述方法包括在上述第一层上形成上述源极/漏极区的一第二层。
[0005]又另一实施例涉及一种半导体装置的形成方法。上述方法包括形成一鳍状物结构，其包括一第一部分与一第二部分，上述第一部分在一基底的上方，上述第二部分在上述第一部分的上方。上述方法包括在上述鳍状物结构的上述第二部分形成一源极/漏极凹部，其中上述第二部分包括以一交错的形式排列的多个牺牲层与多个纳米结构通道。上述方法包括经由上述源极/漏极凹部横向蚀刻上述牺牲层，以在上述纳米结构通道的端部之间形成多个空腔。上述方法包括在上述纳米结构通道之间，在上述空腔形成多个内间隔物。上述方法包括在上述源极/漏极凹部，在上述缓冲层的上方及上述内间隔物的上方形成一源极/
漏极区的一连续淡掺杂硅层。上述方法包括在上述连续淡掺杂硅层上形成上述源极/漏极区的一高掺杂硅层。
附图说明
[0006]通过以下的详述配合说明书附图可更加理解本文公开的内容。要强调的是，根据产业上的标准作业，各个部件(feature)并未按照比例绘制，且仅用于说明目的。事实上，为了能清楚地讨论，可能任意地放大或缩小各个部件的尺寸。
[0007]图1是一示意图，可以在其中实施本文描述的系统及/或方法的例示性环境。
[0008]图2是一示意图，描述本文一例示性半导体装置的一部分。
[0009]图3A是一示意图，描述本文的例示性的实施形态。
[0010]图3B是一示意图，描述本文的例示性的实施形态。
[0011]图3C是一示意图，描述本文的例示性的实施形态。
[0012]图3D是一示意图，描述本文的例示性的实施形态。
[0013]图3E是一示意图，描述本文的例示性的实施形态。
[0014]图3F是一示意图，描述本文的例示性的实施形态。
[0015]图3G是一示意图，描述本文的例示性的实施形态。
[0016]图3H是一示意图，描述本文的例示性的实施形态。
[0017]图3I是一示意图，描述本文的例示性的实施形态。
[0018]图3J是一示意图，描述本文的例示性的实施形态。
[0019]图3K是一示意图，描述本文的例示性的实施形态。
[0020]图3L是一示意图，描述本文的例示性的实施形态。
[0021]图3M是一示意图，描述本文的例示性的实施形态。
[0022]图3N是一示意图，描述本文的例示性的实施形态。
[0023]图4A是一示意图，描述本文的例示性的实施形态。
[0024]图4B是一示意图，描述本文的例示性的实施形态。
[0025]图4C是一示意图，描述本文的例示性的实施形态。
[0026]图4D是一示意图，描述本文的例示性的实施形态。
[0027]图5A是一示意图，描述本文的例示性的实施形态。
[0028]图5B是一示意图，描述本文的例示性的实施形态。
[0029]图5C是一示意图，描述本文的例示性的实施形态。
[0030]图5D是一示意图，描述本文的例示性的实施形态。
[0031]图5E是一示意图，描述本文的例示性的实施形态。
[0032]图6是一示意图，描述本文一例示性半导体装置的一部分。
[0033]图7A是一示意图，描述本文的例示性的实施形态。
[0034]图7B是一示意图，描述本文的例示性的实施形态。
[0035]图7C是一示意图，描述本文的例示性的实施形态。
[0036]图7D是一示意图，描述本文的例示性的实施形态。
[0037]图7E是一示意图，描述本文的例示性的实施形态。
[0038]图7F是一示意图，描述本文的例示性的实施形态。
[0039]图7G是一示意图，描述本文的例示性的实施形态。
[0040]图8是一示意图，描述本文的图1的一或多个装置的例示性构件的示意图。
[0041]图9是与形成一半导体装置相关的例示性工艺的流程图。
[0042]图10是与形成一半导体装置相关的例示性工艺的流程图。
[0043]附图标记说明：
[0044]100：环境
[0045]102：沉积工具
[0046]104：曝光工具
[0047]106：显影工具
[0048]108：蚀刻工具
[0049]110：平坦化工具
[0050]112：镀覆工具
[0051]114：晶圆/晶粒传输工具
[0052]200：半导体装置
[0053]202：基底
[0054]204：鳍状物结构
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【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：多个纳米结构通道，在一鳍状物结构的一部分的上方；一栅极结构，其中该栅极结构的多个部分在该鳍状物结构的该部分的上方包裹于该多个纳米结构通道的周围；一源极/漏极区，邻近该多个纳米结构通道且邻近该栅极结构；以及多个内间隔物，在该栅极结构的该多个部分与该源极/漏极区之间，其中该多个内间隔物的至少一子集的长度大于该栅极结构的该多个部分的至少一子集的厚度，其中该多个内间隔物的至少上述子集的长度小于该栅极结构的该多个纳米结构通道的厚度。2.如权利要求1所述的半导体装置，其中该多个纳米结构通道包括：一第一纳米结构通道，在该鳍状物结构的该部分的上方；一第二纳米结构通道，在该第一纳米结构通道的上方；以及一第三纳米结构通道，在该第二纳米结构通道的上方；其中该源极/漏极区包括：一第一层，形成在一缓冲层的上方且在该多个内间隔物的上方；及一第二层，形成在该第一层的上方，其中该第一层在该第一纳米结构通道与该第三纳米结构通道之间为连续。3.如权利要求2所述的半导体装置，其中在该第三纳米结构通道的高度该第一层相对于该源极/漏极区的中心的一第一深度，大于在该第二纳米结构通道的高度该第一层相对于该源极/漏极区的中心的一第二深度。4.如权利要求2所述的半导体装置，其中该第一层沿着该第二层的两侧壁为连续，且沿着该第二层在上述两侧壁之间的底部为连续。5.如权利要求2所述的半导体装置，其中该第二层的掺杂浓度大于该第一层的掺杂浓度。6.一种半导体装置的形成方法，包括：形成一鳍状物结构，其包括一第一部分与一第二部分，该第一部分在一基底的上方，该第二部分在该第一部分的上方；在该鳍状物结构的该第二部分形成一...

【专利技术属性】
技术研发人员：沙哈吉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：