半导体装置及其制造方法制造方法及图纸

本发明专利技术涉及一种半导体装置及其制造方法。一实施方式的半导体装置具备：第1绝缘膜；配线，配置在第1绝缘膜，包含铜、钴、镍、或锰；第2绝缘膜，具有与配线连接的第1部分，包含硅及氮；第3绝缘膜，具有与第1部分连接的第2部分；第1导电体，配置在第1部分，与配线相接；膜，覆盖第2部分的侧面，包含金属，或包含硅及氮；以及第2导电体，配置在第2部分，与膜相接。与膜相接。与膜相接。

【技术实现步骤摘要】
半导体装置及其制造方法
[0001][相关申请案的引用][0002]本申请案基于2021年12月15日提出申请的在先日本专利申请案第2021
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203767号的优先权而主张优先权利益，通过引用将其全部内容并入本文中。


[0003]本专利技术的实施方式涉及一种半导体装置及其制造方法。

技术介绍

[0004]随着半导体装置的小型化，业界正在推进配线及通孔插塞微细化及高密度化的技术开发。这种半导体装置的课题在于，要提高因微细化而呈现高深宽比的配线及通孔插塞的可靠性。作为降低配线及通孔插塞的深宽比的方法，已知这样一种方法：从下层配线中利用原子层沉积法(ALD：Atomic Layer Deposition)等使导电体选择性生长而填埋部分通孔。

技术实现思路

[0005]一实施方式提高半导体装置的可靠性。
[0006]一实施方式的半导体装置具备：第1绝缘膜；配线，配置在第1绝缘膜，包含铜、钴、镍、或锰；第2绝缘膜，具有与配线连接的第1部分，包含硅及氮；第3绝缘膜，具有与第1部分连接的第2部分；第1导电体，配置在第1部分，与配线相接；膜，覆盖第2部分的侧面，包含金属，或包含硅及氮；以及第2导电体，配置在第2部分，与膜相接。
[0007]根据所述构成，能够提高半导体装置的可靠性。
附图说明
[0008]图1A是说明本专利技术一实施方式的半导体装置的剖视图。
[0009]图1B是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0010]图1C是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0011]图1D是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0012]图2A是说明本专利技术一实施方式的半导体装置的剖视图。
[0013]图2B是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0014]图2C是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0015]图2D是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0016]图2E是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0017]图2F是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0018]图3A是说明本专利技术一实施方式的半导体装置的剖视图。
[0019]图3B是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0020]图3C是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0021]图3D是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0022]图3E是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0023]图4A是说明本专利技术一实施方式的半导体装置的剖视图。
[0024]图4B是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0025]图4C是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0026]图4D是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0027]图4E是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0028]图4F是说明本专利技术一实施方式的半导体装置的制造方法的剖视图。
[0029]图5是说明本专利技术一实施方式的半导体装置的剖视图。
具体实施方式
[0030]以下，参照附图对本实施方式的半导体装置及其制造方法进行具体说明。在以下的说明中，对于具有大致相同功能及构成的要素，标注同一符号或在同一符号后追加字母的符号，且只在必要时进行重复说明。以下所示的各实施方式例示出用于实现该实施方式的技术思想的装置或方法。实施方式能够在不脱离专利技术主旨的范围内添加多种变更。这些实施方式及其变化例包含在权利要求书所记载的专利技术及其均等的范围内。
[0031]关于附图，有时为了使说明更明了，会将各部的宽度、厚度、形状等与实际态样相比以示意的方式表现出来，但这只是一个例子，并非限定本专利技术的解释。在本说明书与各附图中，对于具备与就已出现附图所说明的构成同样功能的要素，标注相同符号，有时会省略重复说明。
[0032]本说明书中，关于“α包含A、B或C”的表达，只要没有特别明示，就不排除α包含A～C的多种组合的情况。进而，这些表达也不排除α包含其它要素的情况。
[0033]以下的各实施方式只要不产生技术性矛盾，就可以相互组合。
[0034]＜第1实施方式＞[配线构造体的构成]用图1A对本实施方式的半导体装置的配线构造体的构成进行说明。图1A是说明本实施方式的半导体装置的配线构造体10的剖视图。
[0035]如图1A所示，配线构造体10具备第1绝缘膜12、第2绝缘膜14、第3绝缘膜16、配置在第1绝缘膜12的下层配线20、配置在第3绝缘膜16的上层配线30b、以及连接下层配线20与上层配线30b的插塞30a。第1绝缘膜12、第2绝缘膜14、及第3绝缘膜16依次积层在衬底(未图示)上。第1绝缘膜12与第2绝缘膜14分别包含相接的面a，第2绝缘膜14与第3绝缘膜16分别包含相接的面b。
[0036]第1绝缘膜12具备在面a上具有开口的凹部13。凹部13配置有下层配线20。下层配线20包含第3导电体22及第2障壁膜24。第2障壁膜24与第1绝缘膜12相接地配置在凹部13。第3导电体22与第2障壁膜24相接地配置在凹部13。第2障壁膜24与第3导电体22露出于面a。第2障壁膜24以面a与第2绝缘膜14相接。第3导电体22也可以面a与第2绝缘膜14相接。第3导电体22的面a以外由第2障壁膜24覆盖。也就是说，优选第2障壁膜24配置在凹部13的内侧面及底面，第3导电体22不与第1绝缘膜12接触。
[0037]第2绝缘膜14具备从面a贯穿到面b的第1贯穿孔15。第1贯穿孔15连接在凹部13。在第1贯穿孔15，配置有插塞30a的一部分。配置在第1贯穿孔15的插塞30a包含第1导电体32、第1障壁膜34、及第2导电体36。在第1贯穿孔15的底部，配置有第1导电体32。第1导电体32与
第2绝缘膜14相接地配置在第1贯穿孔15。第1导电体32露出于面a。第1导电体32以面a与第3导电体22相接。第1导电体32形成得比第2绝缘膜14薄。以下，“薄”例如也可以说成，绝缘膜的积层方向上的厚度小。因此，第1导电体32不露出于面b。第1导电体32的上表面位于面a与面b之间。在第1贯穿孔15的第1导电体32之上，配置有第1障壁膜34与第2导电体36。第1障壁膜34与第1导电体32及第2绝缘膜14相接地配置在第1贯穿孔15。第2导电体36与第1障壁膜34相接地配置在第1贯穿孔15。
[0038]第3绝缘膜16具备第2贯穿孔17a及凹部17b。第2贯穿孔17a连接在第1贯穿孔15。凹部17b连接在第2贯穿孔17a。在第2贯穿孔17a，配置有插塞30a的一部分。配置在第2贯穿孔17a的插塞30a包含第1障壁膜34本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：第1绝缘膜；配线，配置在所述第1绝缘膜，包含铜、钴、镍、或锰；第2绝缘膜，具有与所述配线连接的第1部分，包含硅及氮；第3绝缘膜，具有与所述第1部分连接的第2部分；第1导电体，配置在所述第1部分，与所述配线相接；膜，覆盖所述第2部分的侧面，包含金属，或包含硅及氮；以及第2导电体，配置在所述第2部分，与所述膜相接。2.根据权利要求1所述的半导体装置，其中所述膜还配置在所述第1部分，且与所述第1导电体相接。3.根据权利要求2所述的半导体装置，其中所述膜包含钛，所述第2导电体还配置在所述第1部分。4.根据权利要求2所述的半导体装置，其中所述膜包含硅及氮，覆盖所述第1部分的内侧面。5.根据权利要求4所述的半导体装置，其中所述第1导电体还配置在所述第2部分。6.根据权利要求1至5中任一项所述的半导体装置，其中所述第1及第3绝缘膜包含硅及氧，所述第1导电体包含钨、钼、或钌，所述第2导电体包含铜。7.一种半导体装置，具备：第1绝缘膜；配线，配置在所述第1绝缘膜，包含铜、钴、镍、或锰；第2绝缘膜，具有与所述配线连接的第1部分，包含硅及氮；第3绝缘膜，具有与所述第1部分连接的第2部分；第1膜，配置在所述第1部分，覆盖所述配线，包含钛及氧、或钨及氮；第1导电体，配置在所述第1部分，与所述第1膜相接；第2膜，覆盖所述第2部分的侧面；以及第2导电体，配置在所述第2部分，与所述第2膜相接。8.根据权利要求7所述的半导体装置，其中所述第1导电体还配置在所述第2部分，与所述第2膜相接。9.根据权利要求7或8所述的半导体装置，其中所述第1及第3绝缘膜包含硅及氧，所述第2膜包含钛，所述第1导电体包含钨、钼、或钌，所述第2导电体包含铜。10.一种半导体装置的制造方法，包括以下操作：在第1绝缘膜形成凹部，在所述凹部形成包含铜、钴、镍、或锰的配线，在所述第1绝缘膜上形成包含硅及氮的第2绝缘膜，在所述第2绝缘膜上形成第3绝缘膜，在所述第2绝缘膜形成使所述配线露出的...

【专利技术属性】
技术研发人员：加藤敦史，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：