存储器件及其制造方法及包括存储器件的电子设备技术

公开了一种存储器件及其制造方法及包括存储器件的电子设备。根据实施例，存储器件可以包括：竖直叠置在衬底上的多个第一器件层，各第一器件层包括分别设于较下竖直高度和较上竖直高度处的第一源/漏区和第二源/漏区以及它们之间的沟道区；叠置在第一器件层上的多个第二器件层，各第二器件层包括分别设于较下竖直高度处和较上竖直高度处的第三源/漏区和第四源/漏区以及它们之间的沟道区；以及竖直延伸以穿过第一器件层和第二器件层的栅堆叠。栅堆叠包括栅导体层和设置在栅导体层与各器件层之间的存储功能层，在栅堆叠与各器件层相交之处限定存储单元。在第一器件层与第二器件层相邻之处，栅堆叠具有呈弯折形状的表面。栅堆叠具有呈弯折形状的表面。栅堆叠具有呈弯折形状的表面。

【技术实现步骤摘要】
存储器件及其制造方法及包括存储器件的电子设备


[0001]本公开涉及半导体领域，具体地，涉及存储器件及其制造方法以及包括这种存储器件的电子设备。

技术介绍

[0002]在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。而且，竖直型器件易于彼此叠置，从而可以适于得到三维(3D)结构。
[0003]可以通过叠置多层存储单元阵列来增加存储器件的存储容量。但是，随着叠置层数的增加，器件性能变差。例如，沟道材料通常为多晶硅，这与单晶硅材料相比电阻增大。另外，难以刻蚀具有较大深宽比(例如，＞约40～80)的孔，或者刻蚀的孔的最大深度受限(例如，＜约4～8μm)，这限制了叠置层数的增加。

技术实现思路

[0004]有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的存储器件及其制造方法以及包括这种存储器件的电子设备。
[0005]根据本公开的一个方面，提供了一种存储器件，包括：竖直地叠置在衬底上的多个第一器件层，各第一器件层包括设于该第一器件层中较下竖直高度处的第一源/漏区、设于该第一器件层中较上竖直高度处的第二源/漏区以及第一源/漏区与第二源/漏区之间的沟道区；竖直地叠置在所述多个第一器件层上的多个第二器件层，各第二器件层包括设于该第二器件层中较下竖直高度处的第三源/漏区、设于该第二器件层中较上竖直高度处的第四源/漏区以及第三源/漏区与第四源/漏区之间的沟道区；以及衬底上相对于衬底竖直延伸以穿过所述多个第一器件层和所述多个第二器件层的栅堆叠，其中栅堆叠包括栅导体层和设置在栅导体层与所述多个第一器件层和所述多个第二器件层中各器件层之间的存储功能层，在栅堆叠与各器件层相交之处限定存储单元，其中，在所述多个第一器件层与所述多个第二器件层相邻之处，栅堆叠具有呈弯折形状的表面。
[0006]根据本公开的另一方面，提供了一种制造存储器件的方法，包括：在衬底上设置多个第一器件层与多个第一牺牲层的第一叠层，各第一器件层至少在其一侧具有第一牺牲层；基于掩模形成相对于衬底竖直延伸以穿过第一叠层的第一加工通道；以第一叠层中最上的第一器件层作为种子，生长在第一叠层上连续延伸的种子层；在种子层上设置多个第二器件层与多个第二牺牲层的第二叠层，各第二器件层至少在其一侧具有第二牺牲层；基于掩模形成相对于衬底竖直延伸以穿过第二叠层的第二加工通道，其中，第二加工通道与第一加工通道连通；经由第一加工通道去除第一牺牲层，以及经由第二加工通道去除第二牺牲层；经由第一加工通道，在由于第一牺牲层的去除而释放的空间中形成第一隔离层；以
及经由第二加工通道，在由于第二牺牲层的去除而释放的空间形成第二隔离层；以及在第一加工通道中形成第一栅堆叠，第一栅堆叠包括第一栅导体层和设置在第一栅导体层与第一器件层之间的第一存储功能层；以及在第二加工通道中形成第二栅堆叠，第二栅堆叠包括第二栅导体层和设置在第二栅导体层与第二器件层之间的第二存储功能层。
[0007]根据本公开的另一方面，提供了一种电子设备，包括上述存储器件。
[0008]根据本公开的实施例，存储器件可以包括第一器件层的叠层和第二器件层的叠层。栅堆叠可以竖直延伸以穿过彼此叠置的各叠层。栅堆叠在各叠层中延伸的部分可以形成在穿过该叠层的加工通道或孔洞内。不同叠层中的相应加工通道或孔洞可以是分别形成的。于是，各加工通道或孔洞的深度可以对应于相应叠层的厚度，而非存储器件中所有器件层的总厚度。因此，可以降低用来形成容纳栅堆叠的加工通道或孔洞的刻蚀难度和/或填充难度。可以设置导电金属层作为位线/源极线连接，以降低电阻。另外，可以使用单晶材料的叠层作为构建模块，来建立三维(3D)存储器件。因此，在彼此叠置多个存储单元时，可以抑制电阻的增大。
附图说明
[0009]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0010]图1至16(c)示出了根据本公开实施例的制造存储器件的流程中部分阶段的示意图；
[0011]图17示意性示出了根据本公开实施例的AND型存储器件的等效电路图；
[0012]图18示意性示出了根据本公开实施例的NOR型存储器件的等效电路图；
[0013]图19至23示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图；
[0014]图24至26示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图；
[0015]图27至30示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图，
[0016]其中，图2(a)、16(a)是俯视图，图2(a)中示出了AA
′
线、BB
′
线的位置，
[0017]图1、2(b)、3至7、8(a)、8(b)、9至15(a)、16(b)、19至30是沿AA
′
线的截面图，
[0018]图16(c)是沿BB
′
线的截面图，
[0019]图15(b)、15(c)、15(d)是图15(a)中P部分的不同示例的示意放大图。
[0020]贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
[0021]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0022]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的
各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0023]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0024]根据本公开实施例的存储器件基于竖直型器件。竖直型器件可以包括在衬底上沿竖直方向(大致垂直于衬底表面的方向)设置的有源区，包括设于不同竖直高度处(例如，分别设于上下两端)的源/漏区以及位于源/漏区之间的沟道区。源/漏区之间可以通过沟道区形成导电通道。在有源区中，源/漏区和沟道区例如可以通过掺杂浓度来限定。
[0025]根据本公开的实施例，有源区可以通过衬底上的器件层来限定。例如，器件层可以是半导体材料层，源/漏区可以通过掺杂(例如，下述原位掺本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器件，包括：竖直地叠置在衬底上的多个第一器件层，各所述第一器件层包括设于该第一器件层中较下竖直高度处的第一源/漏区、设于该第一器件层中较上竖直高度处的第二源/漏区以及所述第一源/漏区与所述第二源/漏区之间的沟道区；竖直地叠置在所述多个第一器件层上的多个第二器件层，各所述第二器件层包括设于该第二器件层中较下竖直高度处的第三源/漏区、设于该第二器件层中较上竖直高度处的第四源/漏区以及所述第三源/漏区与所述第四源/漏区之间的沟道区；以及所述衬底上相对于所述衬底竖直延伸以穿过所述多个第一器件层和所述多个第二器件层的栅堆叠，其中所述栅堆叠包括栅导体层和设置在所述栅导体层与所述多个第一器件层和所述多个第二器件层中各器件层之间的存储功能层，在所述栅堆叠与各器件层相交之处限定存储单元，其中，在所述多个第一器件层与所述多个第二器件层相邻之处，所述栅堆叠具有呈弯折形状的表面。2.根据权利要求1所述的存储器件，其中，所述栅导体层包括在所述第一器件层中延伸的第一部分以及所述第一部分之上的第二部分。3.根据权利要求2所述的存储器件，其中，所述弯折形状使得当从上方观察时，所述第一部分的顶部所限定的区域与所述第二部分的底部所限定的区域部分地重叠。4.根据权利要求2所述的存储器件，其中，所述弯折形状使得当从上方观察时，所述第二部分的底部在所述第一部分的顶部限定的区域之内。5.根据权利要求2所述的存储器件，其中，所述弯折形状使得当从上方观察时，所述第一部分的顶部在所述第二部分的底部限定的区域之内。6.根据权利要求2所述的存储器件，其中，所述第一部分的竖直中心线所在的直线与所述第二部分的竖直中心线所在的直线不重合。7.根据权利要求6所述的存储器件，其中，所述第一部分的竖直中心线与所述第二部分的竖直中心线之间具有大于2nm的横向距离。8.根据权利要求2所述的存储器件，其中，所述栅导体层还包括所述第一部分和所述第二部分之间相对于所述第一部分的顶部和所述第二部分的底部具有缩减宽度的连接部分。9.根据权利要求2或8所述的存储器件，其中，所述栅导体层的所述第一部分和所述第二部分成一体。10.根据权利要求9所述的存储器件，其中，所述栅导体层的所述第一部分中具有大致沿着所述第一部分的竖直中心线延伸的缝隙。11.根据权利要求9所述的存储器件，其中，所述存储功能层在所述栅导体层的表面上连续延伸。12.根据权利要求2或8所述的存储器件，其中，所述存储功能层包括在所述栅导体层的第一部分的侧壁上延伸的第一部分以及在所述栅导体层的第二部分的侧壁上延伸的第二部分，其中，所述存储功能层的第一部分与所述存储功能层的第二部分不连续。13.根据权利要求8所述的存储器件，还包括：围绕所述栅导体层的所述连接部分的外周的保护侧墙，所述保护侧墙具有不同于所述存储功能层的材料。14.根据权利要求8所述的存储器件，其中，所述栅导体层的所述第二部分的底部与所
述最上的第一器件层在竖直方向上部分地重叠，所述存储器件还包括：介于所述栅导体层的所述第二部分的底部与所述最上的第一器件层之间的隔离层。15.根据权利要求8所述的存储器件，其中，所述栅导体层的所述第一部分的顶部与所述最上的第一器件层在竖直方向上部分地重叠，所述存储器件还包括：介于所述栅导体层的所述第一部分的顶部与所述最上的第一器件层之间的隔离层。16.根据权利要求8所述的存储器件，其中，所述栅导体层的所述第二部分和所述连接部分成一体，且所述连接部分与所述第一部分物理接触。17.根据权利要求1所述的存储器件，还包括：竖直地叠置在所述多个第二器件层上的多个第三器件层，各所述第三器件层包括设于该第三器件层中较下竖直高度处的第五源/漏区、设于该第三器件层中较上竖直高度处的第六源/漏区以及所述第五源/漏区与所述第六源/漏区之间的沟道区，其中，所述栅堆叠还竖直延伸穿过所述多个第三器件层，其中，在所述多个第二器件层与所述多个第三器件层相邻之处，所述栅堆叠具有呈弯折形状的表面。18.根据权利要求1所述的存储器件，其中，所述多个第一器件层中最上的第一器件层中的第二源/漏区形成在竖直地叠置的第一半导体层和第二半导体层中，所述第一半导体层与所述第二半导体层之间具有晶体界面，其中，所述栅堆叠的表面的所述弯折形状在所述最上的第一器件层中。19.根据权利要求1所述的半导体器件，其中，设置多个所述栅堆叠，所述多个所述栅堆叠在衬底上成阵列布置，每一个栅堆叠具有实质上相同的弯折形状。20.根据权利要求1所述的存储器件，还包括：设于各器件层的下表面和上表面中至少之一上的导电金属层。21.根据权利要求1所述的存储器件，其中，各器件层包括单晶半导体。22.根据权利要求20所述的存储器件，其中，各器件层在相对于所述衬底的横向方向上延伸，从而围绕所述栅堆叠的外周，其中，设置多个所述栅堆叠，所述多个所述栅堆叠在衬底上成阵列布置，各所述导电金属层在相应的器件层的上表面或下表面上延伸从而围绕所述栅堆叠的外周。23.根据权利要求20所述的存储器件，其中，所述导电金属层用作位线连接或源极线连接。24.一种制造存储器件的方法，包括：在衬底上设置多个第一器件层与多个第一牺牲层的第一叠层，各第一器件层至少在其一侧具有第一牺牲层；基于掩模形成相对于所述衬底竖直延伸以穿...

【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：