相位调整电路、Σ-Δ调制器、芯片及相位调整方法技术

本发明专利技术公开了一种相位调整电路、Σ

【技术实现步骤摘要】
相位调整电路、
Σ
‑
Δ
调制器、芯片及相位调整方法


[0001]本专利技术是关于相位调整领域，特别是关于一种相位调整电路、Σ
‑
Δ调制器、芯片及相位调整方法。

技术介绍

[0002]在锁相环中，通常使用Σ
‑
Δ调制器（SDM）来调制分频比，从而实现相位和频率的调整。图1是一种带Seed（种子）相位调整功能的SDM的结构图示例。
[0003]在图1中，ΔSeed = Seed[n]–
Seed[n
‑
1]，Seed[n
‑
1]为Seed[n]经过延迟模块Reg后的信号。种子相位调整电路部分是一个微分结构，只会一个周期有效，第二个周期后，ΔSeed就会立即归零。调整的相位ΔPsh =（ΔSeed/M）*360，M是模值，一般是2的幂次方，比如2
25
，2
29
。
[0004]在这个结构中，如果要对相位多次调整，必须要记住上次种子信号的设置值，这在实际应用中不是很方便。比如在很久之前设置了一个值，或者由不同的操作人员设置的，然后会导致后续的操作人员搞不清楚上次设置了什么值。另外，种子相位调整在数字设计实现时，如果还要考虑减法运算中的符号位问题（小的数值减大的数值将会得到一个负数），这会浪费资源，提高设计复杂度。
[0005]公开于该
技术介绍
部分的信息仅仅旨在增加对本专利技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

技术实现思路

[0006]本专利技术的目的在于提供一种相位调整电路、Σ
‑
Δ调制器、芯片及相位调整方法，其能够省略减法运算，简单直接，方便计算和操作。
[0007]为实现上述目的，本专利技术的实施例提供了一种相位调整电路，包括：延时模块、比较器以及选择器。
[0008]延时模块用于对种子信号进行延迟输出延时信号；比较器用于对种子信号和延时信号进行比较输出比较信号；选择器用于基于比较信号对种子信号和低电平信号进行选择而输出选择信号。
[0009]在本专利技术的一个或多个实施例中，所述选择器用于在种子信号和延时信号相等时基于比较信号控制输出低电平信号，在种子信号和延时信号不相等时基于比较信号控制输出种子信号。
[0010]本专利技术还公开了一种Σ
‑
Δ调制器，包括所述的相位调整电路，所述Σ
‑
Δ调制器还包括累加器、N阶累加延迟单元以及进位信号运算单元，所述累加器的第一输入端与相位调整电路的输出端相连，所述累加器的第二输入端与第一阶累加延迟单元的输出端相连，所述累加器用于对选择信号和第一阶累加延迟单元输出的反馈信号进行累加而输出累加信号，后一阶累加延迟单元用于对前一阶累加延迟单元输出的累加延迟信号和自身输出的反馈信号进行累加而输出累加延迟信号，所述进位信号运算单元用于对各阶累加延迟单元
产生的进位信号进行运算获得分频信号。
[0011]在本专利技术的一个或多个实施例中，所述N阶累加延迟单元包括相连的第一阶累加延迟单元、第二阶累加延迟单元和第三阶累加延迟单元。
[0012]在本专利技术的一个或多个实施例中，所述第一阶累加延迟单元包括第一累加器和第一延时模块，所述第一累加器的第一输入端用于接收输入信号，所述第一累加器的第二输入端与累加器的输出端相连，所述第一累加器的输出端与第一延时模块的输入端相连，所述第一延时模块的输出端与累加器的第二输入端以及第二阶累加延迟单元相连以输出第一累积延迟信号，所述第一累加器的进位端与进位信号运算单元相连。
[0013]在本专利技术的一个或多个实施例中，所述第二阶累加延迟单元包括第二累加器和第二延时模块，所述第二累加器的第一输入端与第一阶累加延迟单元的输出端相连，所述第二累加器的第二输入端与第二延时模块的输出端相连，所述第二累加器的输出端与第二延时模块的输入端相连，所述第二延时模块的输出端与第三累加延迟单元相连以输出第二累积延迟信号，所述第二累加器的进位端与进位信号运算单元相连。
[0014]在本专利技术的一个或多个实施例中，所述第三阶累加延迟单元包括第三累加器和第三延时模块，所述第三累加器的第一输入端与第二阶累加延迟单元的输出端相连，所述第三累加器的第二输入端与第三延时模块的输出端相连，所述第三延时模块的输出端用于输出第三累积延迟信号，所述第三累加器的进位端与进位信号运算单元相连。
[0015]在本专利技术的一个或多个实施例中，所述N阶累加延迟单元为三阶累加延迟单元，所述进位信号运算单元包括第四延时模块、第五延时模块、第六延时模块、第七延时模块、第八延时模块、第一加法器和第二加法器；所述第四延时模块的输入端用于接收第二阶累加延迟单元产生的第二进位信号，所述第一加法器的第一输入端与第四延时模块的输出端相连，所述第五延时模块的输入端与第一加法器的第二输入端相连并接收第三阶累加延迟单元产生的第三进位信号，所述第五延时模块的输出端与第一加法器的第三输入端相连；所述第六延时模块的输入端用于接收第一阶累加延迟单元产生的第一进位信号，所述第六延时模块的输出端与第七延时模块的输入端相连，所述第七延时模块的输出端与第二加法器的第一输入端相连，所述第八延时模块的输入端与第一加法器的第二输入端以及第一加法器的输出端相连，所述第八延时模块的输出端与第一加法器的第三输入端相连，所述第一加法器的输出端用于输出分频信号。
[0016]本专利技术还公开了一种芯片，包括所述的相位调整电路，或者所述的Σ
‑
Δ调制器。
[0017]本专利技术还公开了一种相位调整方法，用于所述的相位调整电路，所述相位调整方法包括：对种子信号进行延迟获得延时信号；对种子信号和延时信号进行比较获得比较信号；基于比较信号对种子信号和低电平信号进行选择而输出选择信号。
[0018]与现有技术相比，根据本实施例的相位调整电路、Σ
‑
Δ调制器、芯片及相位调整方法，通过使用比较器和选择器替代现有技术中的微分器，使得相位调整电路更简洁，输出结果更直接，使用这种电路结构来调整相位，计算更方便，使用更简单。
附图说明
[0019]图1是根据现有技术的带相位调整电路的Σ
‑
Δ调制器的电路原理图。
[0020]图2是根据本专利技术一实施例的相位调整电路的电路原理图。
[0021]图3是根据本专利技术一实施例的Σ
‑
Δ调制器的电路原理图。
[0022]图4是根据本专利技术一实施例的相位调整方法的流程图。
具体实施方式
[0023]下面结合附图，对本专利技术的具体实施例进行详细描述，但应当理解本专利技术的保护范围并不受具体实施例的限制。
[0024]除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
[0025本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种相位调整电路，其特征在于，包括：延时模块，用于对种子信号进行延迟输出延时信号；比较器，用于对种子信号和延时信号进行比较输出比较信号；以及选择器，用于基于比较信号对种子信号和低电平信号进行选择而输出选择信号。2.如权利要求1所述的相位调整电路，其特征在于，所述选择器用于在种子信号和延时信号相等时基于比较信号控制输出低电平信号，在种子信号和延时信号不相等时基于比较信号控制输出种子信号。3.一种Σ
‑
Δ调制器，其特征在于，包括如权利要求1或2所述的相位调整电路，所述Σ
‑
Δ调制器还包括累加器、N阶累加延迟单元以及进位信号运算单元，所述累加器的第一输入端与相位调整电路的输出端相连，所述累加器的第二输入端与第一阶累加延迟单元的输出端相连，所述累加器用于对选择信号和第一阶累加延迟单元输出的反馈信号进行累加而输出累加信号，后一阶累加延迟单元用于对前一阶累加延迟单元输出的累加延迟信号和自身输出的反馈信号进行累加而输出累加延迟信号，所述进位信号运算单元用于对各阶累加延迟单元产生的进位信号进行运算获得分频信号。4.如权利要求3所述的Σ
‑
Δ调制器，其特征在于，所述N阶累加延迟单元包括相连的第一阶累加延迟单元、第二阶累加延迟单元和第三阶累加延迟单元。5.如权利要求4所述的Σ
‑
Δ调制器，其特征在于，所述第一阶累加延迟单元包括第一累加器和第一延时模块，所述第一累加器的第一输入端用于接收输入信号，所述第一累加器的第二输入端与累加器的输出端相连，所述第一累加器的输出端与第一延时模块的输入端相连，所述第一延时模块的输出端与累加器的第二输入端以及第二阶累加延迟单元相连以输出第一累积延迟信号，所述第一累加器的进位端与进位信号运算单元相连。6.如权利要求4所述的Σ
‑
Δ调制器，其特征在于，所述第二阶累加延迟单元包括第二累加器和第二延时模块，所述第二累加器的第一输入端与第一阶累加延迟单元的输出端相连，所述第二累加器的第二输入端与第二延时模块...

【专利技术属性】
技术研发人员：付先学，唐立田，王超勋，李晔，
申请(专利权)人：泛升云微电子苏州有限公司，
类型：发明
国别省市：