具有时钟和数据恢复电路的电路制造技术

本发明专利技术提供一种包括锁相环(PLL)和CDR电路的电路，其中CDR电路包括相位检测器、回路滤波器、SSC解调器、控制码产生器和相位内插器。PLL被配置为生成具有SSC调制的时钟信号和SSC方向信号。相位检测器用于比较输入信号与输出时钟信号的相位以产生检测结果，其中输入信号具有SSC调制。回路滤波器用于对检测结果进行滤波以产生滤波后的信号。SSC解调器被配置为接收SSC方向信号以产生控制信号。控制码产生器用于根据滤波后的信号及控制信号产生控制码，以控制相位内插器调整时钟信号的相位以产生输出时钟信号。使用该方案，能够减小输入信号与输出时钟信号之间的静态相位误差。号与输出时钟信号之间的静态相位误差。号与输出时钟信号之间的静态相位误差。

【技术实现步骤摘要】
具有时钟和数据恢复电路的电路


[0001]本申请涉及电路
，特别涉及一种具有扩频时钟合成器的时钟和数据恢复电路。

技术介绍

[0002]在具有扩频时钟(spread spectrum clocking，SSC)的串行器/解串器(serializer/deserializer，SerDes)的基于数字的时钟和数据恢复(clock and data recovery，CDR)电路中，CDR电路接收来自前一级的输入信号和参考时钟信号以生成输出时钟信号，其中参考时钟信号一般来自SerDes的发送器的锁相环(Phase Locked Loop，PLL)。但是，由于参考时钟信号中使用的近端(near
‑
end)SSC与输入信号中使用的远端(far
‑
end)SSC不同，因此输入信号和输出时钟信号之间会存在残余静态相位误差，从而降低接收器性能。

技术实现思路

[0003]因此，本专利技术的目的在于提供一种输入信号与输出时钟信号之间的静态相位误差较小的CDR电路，以解决上述问题。
[0004]根据本专利技术的一个实施例，公开了一种包括PLL和CDR电路的电路，其中CDR电路包括相位检测器(phase detector)、数字回路滤波器(digital loop filter)、SSC解调器、控制码发生器和相位内插器(phase interpolator)。PLL被配置为产生具有SSC调制的第一时钟信号和SSC方向信号。相位检测器被配置为比较输入信号的相位与输出时钟信号的相位以产生检测结果，其中输入信号具有SSC调制。数字回路滤波器被配置为对检测结果进行滤波以产生滤波后的信号。SSC解调器被配置为接收SSC方向信号以产生控制信号。控制码产生器被配置为根据滤波后的信号及控制信号产生控制码。相位内插器被配置为使用控制码来调整第一时钟信号的相位以产生输出时钟信号。
[0005]根据本专利技术的一个实施例，公开了一种包括PLL和CDR电路的电路，其中CDR电路包括相位检测器、数字回路滤波器、第一相位内插器和第二相位内插器。PLL被配置为产生具有SSC调制的第一时钟信号和控制信号。相位检测器被配置为根据输入信号和输出时钟信号产生检测结果，其中输入信号具有SSC调制。数字回路滤波器耦接相位检测器，用于对检测结果进行滤波以产生滤波后的信号。第一相位内插器用于根据滤波后的信号与第一时钟信号产生输出时钟信号。第二相位内插器用于根据控制信号消除第一时钟信号的SSC或消除输出时钟信号中第一时钟信号贡献的SSC分量。
[0006]其中，所述第二相位内插器位于所述相位检测器和所述第一相位内插器之间，所述第二相位内插器用于调整输出时钟信号的相位以生成调整后的输出时钟信号，并且相位检测器用于比较输入信号的相位和调整后的输出时钟信号的相位以产生检测结果。或者，所述第二相位内插器位于所述PLL和所述第一相位内插器之间，并且所述第二相位内插器用于调整所述第一时钟信号的相位以产生第二时钟信号，并且所述第一相位内插器用于根
据所述滤波后的信号调整所述第二时钟信号的相位以产生所述输出时钟信号。
[0007]本申请提供的电路能够减小输入信号与输出时钟信号之间的静态相位误差。
[0008]在阅读了在各种附图和附图中示出的优选实施例的以下详细描述之后，本专利技术的这些和其他目的对于本领域普通技术人员无疑将变得显而易见。
附图说明
[0009]图1为根据本专利技术一个实施例的CDR电路的示意图。
[0010]图2示出根据本专利技术一个实施例的SSC方向信号、TXSSC和相关信号的时序图。
[0011]图3示出静态相位误差被减半。
[0012]图4为根据本专利技术一个实施例的CDR电路的示意图。
[0013]图5为根据本专利技术一个实施例的CDR电路的示意图。
具体实施方式
[0014]在整个以下描述和权利要求中使用某些术语来指代特定的系统组件。如本领域技术人员将理解的，制造商可以用不同的名称来指代组件。本申请无意区分名称不同但功能相同的组件。在以下描述和权利要求中，术语“包括”和“包括”以开放式方式使用，因此应解释为“包括但不限于
……”
。术语“耦接”旨在表示间接电连接或直接电连接。因此，如果第一设备耦接到第二设备，则该连接可以是直接的电连接，或经由其他设备和连接的间接电连接。
[0015]图1为根据本专利技术一个实施例的CDR电路100的示意图。如图1所示，CDR电路100是基于相位内插器(phase interpolator，PI)的CDR电路，包括相位检测器(在本实施例中，二位元相位检测器(bang
‑
bang phase detector，BBPD)110)、频率转换器120、数字回路滤波器130、SSC解调器140、控制码产生器150和相位内插器160。在这个实施例中，在具有SSC的SerDes中使用CDR电路100，以用于高速通信。
[0016]在CDR电路100的操作中，BBPD 110从前一级接收输入信号(数字输入信号)Din，并将输入信号Din的相位和输出时钟信号CKout的相位进行比较以产生检测结果，其中，输入信号Din具有SSC调制，检测结果可以指示输入信号Din与输出时钟信号CKout之间的相位信息(例如，输入信号Din的相位超前输出时钟信号CKout的相位，或输入信号Din的相位滞后于输出时钟信号CKout的相位)。频率转换器120为可选部件，频率转换器120将检测结果的频率转换到另一个频率。然后，数字回路滤波器130对检测结果进行滤波以产生滤波后的信号至控制码产生器150，控制码产生器150产生控制码。然后，相位内插器160使用控制码产生器150产生的控制码来调整时钟信号CK1的相位以产生输出时钟信号CKout。此外，时钟信号CK1和输出时钟信号CKout中的每一个可以是单相时钟信号或具有多个相位的时钟信号。
[0017]需要说明的是，BBPD 110、频率转换器120、数字回路滤波器130和相位内插器160的操作是本领域技术人员已知的，并且本实施例着重于SSC解调器140和控制码产生器150，因此以下描述着重于SSC解调器140，其他组件的细节在此省略。
[0018]在本实施例中，发送器的PLL 102使用参考时钟信号CKREF产生时钟信号CK1，其中时钟信号CK1是具有SSC调制的。理想情况下，输入信号Din的SSC幅度与时钟信号CK1的SSC幅度相同。然而，由于频率漂移和差异设计方法，输入信号Din的频率和SSC幅度与时钟信号
CK1的频率和SSC幅度并不相同，并且输入信号Din和输出时钟信号CKout之间会存在残余静态相位误差。具体而言，假设CDR电路100使用二阶回路来追踪SSC，则输入信号Din与输出时钟信号CKout之间的静态相位误差可表示为：
[0019][0020]其中“s”为拉普拉斯变换(Laplace transform)的复数频率参数，G(s)为回路本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电路，其特征在于，包括：锁相环，用于产生具有扩频时钟(SSC)调制的第一时钟信号和SSC方向信号；以及时钟和数据恢复(CDR)电路，包括：相位检测器，用于比较输入信号的相位和输出时钟信号的相位以产生检测结果，其中所述输入信号具有SSC调制；数字回路滤波器，耦接所述相位检测器，用于对所述检测结果进行滤波以产生滤波后的信号；SSC解调器，用于接收所述SSC方向信号，根据所述SSC方向信号产生控制信号；控制码产生器，用于根据所述滤波后的信号和所述控制信号产生控制码；以及相位内插器，用于接收所述第一时钟信号，使用所述控制码调整所述第一时钟信号的相位以产生所述输出时钟信号。2.根据权利要求1所述的电路，其特征在于，所述SSC方向信号指示所述第一时钟信号的频率变化的方向，并且所述控制信号包括所述第一时钟信号的频率变化的相反方向的信息。3.根据权利要求2所述的电路，其特征在于，所述SSC方向信号为第一电压电平表示所述第一时钟信号的频率正在升高；以及所述SSC方向信号为第二电压电平表示所述第一时钟信号的频率正在降低。4.根据权利要求1所述的电路，其特征在于，所述相位内插器使用所述控制码来消除所述第一时钟信号的SSC分量以产生所述输出时钟信号。5.根据权利要求1所述的电路，其特征在于，响应于所述SSC方向信号指示所述第一时钟信号的频率正在降低，所述控制码的由所述控制信号贡献的分量被所述相位内插器使用来提前所述第一时钟信号的相位以产生所述输出时钟信号。6.根据权利要求1所述的电路，其特征在于，响应于所述SSC方向信号指示所述第一时钟信号的频率正在升高，所述控制码的由所述控制信号贡献的分量被所述相位内插器使用来延迟所述第一时钟信号的相位以产生所述输出时钟信号。7.根据权利要求1...

【专利技术属性】
技术研发人员：高健凯，卓宜贤，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：