一种应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路制造技术

本发明专利技术公开一种应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路，属于反熔丝型FPGA逻辑设计领域，包括译码配置电路和两组可编程延迟子模块电路；两组可编程延迟子模块电路的配置信号不同，分别设计在反熔丝型FPGA内嵌PLL_IP的参考时钟输入端和反馈时钟输入端，通过编程所述译码配置电路，能够输出

【技术实现步骤摘要】
一种应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路


[0001]本专利技术涉及反熔丝型FPGA逻辑设计
，特别涉及一种应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路。

技术介绍

[0002]FPGA(Field Programmable Gate Array，现场可编程门阵列)是一种可编程半定制器件，其具有配置灵活、高速、适应性强、开发周期短等特点。根据其编程逻辑结构分类，FPGA可以分为SRAM型FPGA、反熔丝型FPGA和FLASH型FPGA。其中反熔丝型FPGA属于一次可编程FPGA，其采用反熔丝作为基本可配置单元，具有非易失性，高可靠性，高保密性和高抗辐射能力等特点，因而在军工和航空领域占据主导地位。
[0003]PLL(Phase Locked Loop，锁相环)_IP核(Intellectual Property core，知识产权核)是一种内嵌在FPGA中的时钟管理模块，FPGA设计人员可以通过调用PLL_IP减少大量的开发时间。其典型结构包括基准时钟分频器、鉴相器、低通滤波器、压控振荡器和反馈时钟分频器五个模块，用户在使用FPGA过程中，可以基于外部输入基准时钟，利用可编程PLL_IP来生成各种所需的时钟。
[0004]目前商用SRAM型FPGA中具备可以生成更加自由的时钟信号的PLL_IP核，如Xilinx的7系列FPGA可以让时钟信号进行相位移动，在FPGA外部或内部多种时钟来源中选择PLL_IP输入时钟或反馈时钟以及在FPGA工作时动态调整PLL设置等，但由于反熔丝型FPFA的基本单元为反熔丝以及其应用场景特殊，国内关于反熔丝型FPGA的PLL_IP功能扩展的相关研究很少，通常需要调用FPGA内部逻辑资源来实现额外功能。

技术实现思路

[0005]本专利技术的目的在于提供一种应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路，以解决
技术介绍
中的问题。
[0006]为解决上述技术问题，本专利技术提供了一种应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路，包括译码配置电路和两组可编程延迟子模块电路；其中，
[0007]所述两组可编程延迟子模块电路的电路结构一致，配置信号不同；每组可编程延迟子模块电路分别包括第一级可编程延迟电路和第二级可编程延迟电路，其中：
[0008]所述第一级可编程延迟电路用于粗精度调节信号延迟，由一个单位延迟缓冲器A，三个四倍延迟缓冲器B和三个多路选择器组成，即单位延迟缓冲器A的延时长度为t
A
，四倍延迟缓冲器B的延时长度为4
×
t
A
，所述第一级可编程延迟电路能够实现输0、4
×
t
A
、8
×
t
A
、12
×
t
A
四种不同长度的延时；
[0009]第二级可编程延迟电路用于细精度调节信号延迟，由四个单位延迟缓冲器A和三个多路选择器组成，即单位延迟缓冲器A的延时长度为t
A
，所述第二级可编程延迟电路能够实现输0、1
×
t
A
、2
×
t
A
、3
×
t
A
四种不同时间长度的延时；
[0010]每组可编程延迟子模块电路由第一级可编程延迟电路和第二级可编程延迟电路
串联组成，通过编程所述译码配置电路，输出4位控制信号能够控制可编程延迟子模块电路输出延时为0～15倍t
A
长度的延迟时间。
[0011]在一种实施方式中，两组可编程延迟子模块电路分别设计在反熔丝型FPGA内嵌PLL_IP的参考时钟输入端和反馈时钟输入端，通过编程所述译码配置电路，能够输出
‑
15～﹢15倍的t
A
长度的延迟时间，其中
“‑”
和“+”用于区分参考时钟信号相对反馈时钟信号的位置关系，“+”用于配置参考时钟输入延迟大小，使参考时钟信号相对反馈时钟信号超前；
“‑”
用于配置反馈时钟输入延迟大小，使参考时钟信号相对反馈时钟信号滞后。
[0012]在一种实施方式中，所述译码配置电路包括一位使能信号和四位数据输入信号，当反熔丝型FPGA处于测试模式时，四位数据输入信号来自反熔丝型FPGA的内部寄存器链，可基于JTAG协议配置其输入信号状态；当反熔丝型FPGA用于使用模式时，四位数据输入信号来自编程后的反熔丝开关状态，其状态为一次烧写。
[0013]在一种实施方式中，在使用模式下，通过反熔丝型FPGA专用编程器，调用内嵌PLL_IP，在编程器界面中，应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路的配置流程为：
[0014]确定反熔丝型FPGA内嵌PLL_IP的使用场景；
[0015]编程器选择可编程延迟子模块电路信息；
[0016]选择延迟
“±”
状态；
[0017]选择延迟时间长度；
[0018]编程器编程反熔丝型FPGA；
[0019]上电使用。
[0020]在一种实施方式中，使用模式下，应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路的配置流程具体为：
[0021]使用者根据反熔丝型FPGA的应用场景，确定是否使用内嵌PLL_IP；如果使用内嵌PLL_IP，确定使用方式，并基于编程软件获取时钟网络信息、反熔丝型FPGA内部布局布线信息，决定是否需要使用应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路，如果使用，确定需配置的延迟时间和延迟方式；
[0022]在编程器的IP调用界面，选择PLL_IP；在PLL_IP界面选择使用可编程延迟，选择
“±”
状态，即选择配置反熔丝型FPGA内嵌PLL_IP的参考时钟输入端可编程延迟子模块电路或内嵌PLL_IP的反馈时钟输入端的可编程延迟子模块电路；选择可编程延迟子模块电路的延迟时长，配置方式为离散式选择可调延迟时间精度为t
A
，可调范围为0～15
×
t
A
的延迟时间；
[0023]应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路的配置信息以数据码流的形式，通过编程上位机发送给芯片，反熔丝型FPGA内部电路基于数据码流寻址对应的反熔丝，并进行编程，完成配置；
[0024]编程完毕后上电，译码配置电路输的入信号由对应反熔丝的编程状态确定，应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路延迟状态配置成功，用户使用。
[0025]在一种实施方式中，在测试模式下，应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路的配置流程为：
[0026]确定反熔丝型FPGA的测试项；
[0027]确定可编程延迟子模块电路的配置方式；
[0028]向反熔丝型FPGA发送测试数据；
[0029]配置可本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路，其特征在于，包括译码配置电路和两组可编程延迟子模块电路；其中，所述两组可编程延迟子模块电路的电路结构一致，配置信号不同；每组可编程延迟子模块电路分别包括第一级可编程延迟电路和第二级可编程延迟电路，其中：所述第一级可编程延迟电路用于粗精度调节信号延迟，由一个单位延迟缓冲器A，三个四倍延迟缓冲器B和三个多路选择器组成，即单位延迟缓冲器A的延时长度为t
A
，四倍延迟缓冲器B的延时长度为4
×
t
A
，所述第一级可编程延迟电路能够实现输0、4
×
t
A
、8
×
t
A
、12
×
t
A
四种不同长度的延时；第二级可编程延迟电路用于细精度调节信号延迟，由四个单位延迟缓冲器A和三个多路选择器组成，即单位延迟缓冲器A的延时长度为t
A
，所述第二级可编程延迟电路能够实现输0、1
×
t
A
、2
×
t
A
、3
×
t
A
四种不同时间长度的延时；每组可编程延迟子模块电路由第一级可编程延迟电路和第二级可编程延迟电路串联组成，通过编程所述译码配置电路，输出4位控制信号能够控制可编程延迟子模块电路输出延时为0～15倍t
A
长度的延迟时间。2.如权利要求1所述的应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路，其特征在于，两组可编程延迟子模块电路分别设计在反熔丝型FPGA内嵌PLL_IP的参考时钟输入端和反馈时钟输入端，通过编程所述译码配置电路，能够输出
‑
15～﹢15倍的t
A
长度的延迟时间，其中
“‑”
和“+”用于区分参考时钟信号相对反馈时钟信号的位置关系，“+”用于配置参考时钟输入延迟大小，使参考时钟信号相对反馈时钟信号超前；
“‑”
用于配置反馈时钟输入延迟大小，使参考时钟信号相对反馈时钟信号滞后。3.如权利要求2所述的应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路，其特征在于，所述译码配置电路包括一位使能信号和四位数据输入信号，当反熔丝型FPGA处于测试模式时，四位数据输入信号来自反熔丝型FPGA的内部寄存器链，可基于JTAG协议配置其输入信号状态；当反熔丝型FPGA用于使用模式时，四位数据输入信号来自编程后的反熔丝开关状态，其状态为一次烧写。4.如权利要求3所述的应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路，其特征在于，在使用模式下，通过反熔丝型FPGA专用编程器，调用内嵌PLL_IP，在编程器界面中，应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路的配置流程为：确定反熔丝型FPGA内嵌PLL_IP的使用场景；编程器选择可编程延迟子模块电路信息；选择延迟
“±”
状态；选择延迟时间长度；编程器编程反熔丝型FPGA；上电使用。5.如权利要求4所述的应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路，其特征在于，使用模式下，应用于反熔丝型FPGA内嵌PLL_IP的可编程延迟电路的配置流程具体为：使用者根据反熔丝型FPGA的应用场景，确定是否使用内嵌PLL_IP；如果使用内嵌PLL_IP，确定使用方式，并基于编程软件获取时钟网络信息、反熔丝型FPGA内部布局布线信息，决定是否需要使用应用于反熔丝型FP...

【专利技术属性】
技术研发人员：曹常锐，王艳芳，蔡永涛，代志双，宋昊，曹杨，曹振吉，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：