【技术实现步骤摘要】
本专利技术涉及半导体器件，特别涉及一种与时间相关的介质击穿效应测试结构及测试方法。
技术介绍
1、与时间相关的介质击穿(time dependentdielectricbreakdown，tddb)也称为时变击穿、经时击穿，指的是指对微电路施加的电场低于栅氧的本征击穿场强，并未引起本征击穿，但经历一定时间后仍发生了击穿的现象。集成电路成功实现商业化后，电迁移成为了半导体可靠性领域中的重点关注机理之一。测试结构(testcharacterizationvehicle)是一种对半导体器件可靠性进行评价的晶圆级或封装级的结构，目的在于找出其可靠性缺陷，采取措施加以解决，确保器件在整个产品寿命期间有良好的可靠性，测试结构可以进行物理参数、工艺参数、器件参数或电路参数测量。
2、但现有的测试结构并不能很好地评价半导体器件制造过程中引起的tddb效应可靠性问题，故此亟需研发一种与时间相关的介质击穿效应测试结构及测试方法来解决上述问题。
技术实现思路
1、本专利技术的目的在于提供一种与时间相关的介质击穿效应测试结构及测试方法，以用于评价半导体器件制造过程中引起的时间相关的介质击穿可靠性问题。
2、为解决上述技术问题，本专利技术提供了一种与时间相关的介质击穿效应测试结构，包括由上至下布设的四层mos电容结构，依次为上极金属测试焊盘、绝缘介质层、硅衬底和下极金属测试焊盘；其中，所述硅衬底的顶部设有阱，所述阱内左右间隔设有两个有源区；所述绝缘介质层内设有栅电极，所述栅电极通过接
3、优选的，所述上极金属测试焊盘和所述下极金属测试焊盘分别用于电流输入，且均通过溅射沉积工艺与mos电容结构的上下界面互联。
4、优选的，所述栅电极为多晶硅栅氧化层结构。
5、优选的，所述有源区的尺寸以及所述多晶硅栅氧化层的厚度应遵照产品工艺线设计规则，所述测试结构的电容面积在1kμm2～10kμm2。
6、优选的，若所述多晶硅栅氧化层的厚度小于2nm时，则所述测试结构的电容面积在1kμm2～2.5kμm2。
7、本专利技术还提供了一种与时间相关的介质击穿效应测试方法，采用如上述所述的一种与时间相关的介质击穿效应测试结构，包括：将1个或多个测试结构封入陶瓷管壳，对连接测试结构两极的管脚两端施加一定数值和时间的电压，按照所设试验方案记录漏电流的大小。
8、优选的，在对所述测试结构与陶瓷管壳封装时，还包括：使用银浆或其他能够承受150℃高温环境的粘接材料将测试结构的下表面粘接至陶瓷管壳的粘接区域；使用1～5根金线将陶瓷管壳的粘接区域与预先定义的gnd管脚互联；使用1～5根金线将测试结构的上表面与预先定义的vcc管脚互联。
9、优选的，所述金线数量依照预先评估的漏电流大小选用，需能够承受试验过程中产生的电流。
10、优选的，在对所述陶瓷管壳封帽时，还包括：使用耐高温胶带和玻璃盖板进行封帽，且该封帽材料需能够承受150℃高温环境。
11、本专利技术与现有技术相比，具有如下有益效果：
12、本专利技术用于表征被试工艺栅氧层tddb效应可靠性。在进行测试时，需要在被封装后的测试结构两端加电压，观察测试结构整体的漏电流变化量。用于评价半导体器件制造过程中引起的tddb效应可靠性问题。基于同类型测试结构试验困难，成本高的问题，本专利技术具有成本低、周期短的特点，适用于工艺线运行过程中的突发性快速评价需求以及新工艺摸底等特定场景。
本文档来自技高网...【技术保护点】
1.一种与时间相关的介质击穿效应测试结构，其特征在于，包括由上至下布设的四层MOS电容结构，依次为上极金属测试焊盘、绝缘介质层、硅衬底和下极金属测试焊盘；
2.如权利要求1所述的一种与时间相关的介质击穿效应测试结构，其特征在于，所述上极金属测试焊盘和所述下极金属测试焊盘分别用于电流输入，且均通过溅射沉积工艺与MOS电容结构的上下界面互联。
3.如权利要求1所述的一种与时间相关的介质击穿效应测试结构，其特征在于，所述栅电极为多晶硅栅氧化层结构。
4.如权利要求3所述的一种与时间相关的介质击穿效应测试结构，其特征在于，所述有源区的尺寸以及所述多晶硅栅氧化层的厚度应遵照产品工艺线设计规则，所述测试结构的电容面积在1kμm2～10kμm2。
5.如权利要求4所述的一种与时间相关的介质击穿效应测试结构，其特征在于，若所述多晶硅栅氧化层的厚度小于2nm时，则所述测试结构的电容面积在1kμm2～2.5kμm2。
6.一种与时间相关的介质击穿效应测试方法，采用如权利要求1～5任一项所述的一种与时间相关的介质击穿效应测试结构，其特征在于，
7.如权利要求6所述的一种与时间相关的介质击穿效应测试方法，其特征在于，在对所述测试结构与陶瓷管壳封装时，还包括：
8.如权利要求7所述的一种与时间相关的介质击穿效应测试方法，其特征在于，所述金线数量依照预先评估的漏电流大小选用，需能够承受试验过程中产生的电流。
9.如权利要求7所述的一种与时间相关的介质击穿效应测试方法，其特征在于，在对所述陶瓷管壳封帽时，还包括：
...【技术特征摘要】
1.一种与时间相关的介质击穿效应测试结构，其特征在于，包括由上至下布设的四层mos电容结构，依次为上极金属测试焊盘、绝缘介质层、硅衬底和下极金属测试焊盘；
2.如权利要求1所述的一种与时间相关的介质击穿效应测试结构，其特征在于，所述上极金属测试焊盘和所述下极金属测试焊盘分别用于电流输入，且均通过溅射沉积工艺与mos电容结构的上下界面互联。
3.如权利要求1所述的一种与时间相关的介质击穿效应测试结构，其特征在于，所述栅电极为多晶硅栅氧化层结构。
4.如权利要求3所述的一种与时间相关的介质击穿效应测试结构，其特征在于，所述有源区的尺寸以及所述多晶硅栅氧化层的厚度应遵照产品工艺线设计规则，所述测试结构的电容面积在1kμm2～10kμm2。
5.如权利要求...
【专利技术属性】
技术研发人员：虞勇坚，贾沛，万永康，宋国栋，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。