【技术实现步骤摘要】
一种延时时长可配置的延时链电路
[0001]本申请涉及数字电路领域，尤其是一种延时时长可配置的延时链电路。
技术介绍
[0002]延时链电路就是一种延迟锁相环电路，主要在数字电路中用作相位延迟补偿以及时钟调整。传统的简单延迟锁相环电路包括四级串联的延迟单元以及一个鉴相器，通过插入鉴相器来检测输入时钟和最后一级延迟单元的输出时钟之间的相位差，以此产生成比例的平均电压来负反馈调节每一级延迟单元的延时。
[0003]对于大的环路增益，输入时钟和最后一级延迟单元的输出时钟之间的相位差很小，即这四级串联的延迟单元将输入时钟几乎准确地延时了一个时钟周期，从而建立了准确的时钟沿间隔。但是实际上，这四级串联的延迟单元产生的总延时时长并不能准确的等于一个时钟周期，导致这四级串联的延迟单元可能将输入时钟延时了一个时钟周期也可能延时了两个时钟周期，从而导致相邻时钟沿的时间间隔可能被固定在2/4个时钟周期而不是1/4个时钟周期，此时相邻时钟延的间隔也就不确定，延时具有不确定性。
技术实现思路
[0004]本申请人针对上述问题...
【技术保护点】
【技术特征摘要】
1.一种延时时长可配置的延时链电路，其特征在于，所述延时链电路包括粗调模块和精调模块，所述粗调模块包括M级依次级联的延时单元以及若干个数据选择器，各个数据选择器相连形成环回结构，第一级延时单元的输入端获取时钟输入信号，数据选择器形成的环回结构的两个输出端连接所述精调模块；所述粗调模块根据配置端获取到的粗调配置信号控制各个数据选择器的导通状态，并产生与所述粗调配置信号对应的第一环回输出Va和所述第二环回输出Vb并输出给所述精调模块，所述第一环回输出Va和所述第二环回输出Vb之间的相位差为一个延时单元产生的延时时长；所述精调模块根据配置端获取到的精调配置信号在获取到的所述第一环回输出Va和所述第二环回输出Vb之间进行相位插值，产生相对于所述时钟输入信号具有与配置信号对应的延时时长的时钟输出信号，所述配置信号包括提供给所述粗调模块的粗调配置信号和提供给所述精调模块的精调配置信号。2.根据权利要求1所述的延时链电路，其特征在于，所述粗调模块包括M级依次级联的基本模组，每个基本模组包括一个延时单元和若干个数据选择器，M个基本模组中的延时单元依次相连形成级联结构，M个基本模组中的数据选择器依次相连形成环回结构，同一级基本模组中的多个数据选择器的控制端相连；第一级基本模组中的延时单元的第一输入端获取所述时钟输入信号，第一级基本模组中的延时单元的第二输入端连接高电平，其余各级基本模组中的延时单元的第一输入端连接前一级基本模组中的延时单元的输出端、第二输入端连接前一级基本模组中的数据选择器的控制端。3.根据权利要求2所述的延时链电路，其特征在于，每一级基本模组中包括数据选择器MUX1和数据选择器MUX2，各级基本模组中的数据选择器形成的环回结构包括：每一级基本模组中的MUX1的第一输入端连接同一级基本模组中的延时单元的输出端、所述MUX1的第二输入端连接后一级基本模组中的MUX1的输出端，第一级基本模组中的MUX1的输出端连接所述精调模块输出所述第二环回输出Vb；最后一级基本模组中的MUX1的第二输入端连接高电平；每一级基本模组中的MUX2的第一输入端连接同一级基本模组中的延时单元的第一输入端、所述MUX2的第二输入端连接后一级基本模组中的MUX2的输出端，第一级基本模组中的MUX2的输出端连接所述精调模块输出所述第一环回输出Va；最后一级基本模组中的MUX2的第二输入端连接高电平；同一级基本模组中的数据选择器的控制端获取到高电平，MUX1和MUX2同时导通各自的第二输入端，或者，同一级基本模组中的数据选择器的控制端获取到低电平，MUX1和MUX2同时导通各自的第一输入端。4.根据权利要求3所述的延时链电路，其特征在于，所述粗调模块根据配置端获取到的粗调配置信号控制各个数据选择器的导通状态的方法包括：利用转换单元将通过配置端获取到的二进制的粗调配置信号转换为十进制数值Q；给前Q
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1级基本模组中的数据选择器的控制端提供高电平，使得前Q
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1级基本模组中的MUX1和MUX2同时导通第二输入端，并给第Q级基本模组中的数据选择器的控制端提供低电平，使得第Q级基本模组中的MUX1和MUX2同时导通第一输入端。5.根据权利要求2所述的延时链电路，其特征在于，在每个延时单元中，第一与非门的
第一输入端连接所述延时单元的第二输入端，第一与非门的第二输入端连接所述延时单元的第一输入端，所述第一与非门的输出端连接第二与非门的第二输入端，所述第二与非门的第一输入...
【专利技术属性】
技术研发人员：朱倩，刘彤，陈波寅，徐玉婷，徐彦峰，
申请(专利权)人：无锡中微亿芯有限公司，
类型：发明
国别省市：
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