延迟锁定环电路以及测量延迟锁定环电路的延迟的方法技术

本发明专利技术提供一种延迟锁定环电路以及测量延迟锁定环电路的延迟的方法，介绍一种包括延迟线、图案注入电路、图案检测电路及计数器的延迟锁定环(DLL)电路。所述延迟线可将参考时钟信号的相位与反馈时钟信号的相位对准。所述图案注入电路将预定图案注入到参考时钟信号以产生注入参考时钟信号且将注入参考时钟信号置位到延迟线。所述图案检测电路检测反馈时钟信号中的预定图案。计数器根据所述注入参考时钟信号被置位到延迟线时的第一定时以及在反馈时钟信号中检测到预定图案时的第二定时来确定延迟锁定环电路的延迟。还介绍一种测量DLL电路的延迟的方法。DLL电路的延迟的方法。DLL电路的延迟的方法。

【技术实现步骤摘要】
延迟锁定环电路以及测量延迟锁定环电路的延迟的方法


[0001]本公开涉及一种延迟锁定环电路，尤其涉及一种延迟锁定环电路以及能够准确测量延迟锁定环电路的延迟的测量延迟的方法。

技术介绍

[0002]延迟锁定环(delay locked loop，DLL)电路是一种用于在输入参考时钟与源自DLL输出且通常通过DLL外部的反馈路径反馈到DLL反馈时钟输入的时钟之间提供相位对准的电路。驱动反馈路径的DLL输出是输入参考时钟的受控缓冲版本，且DLL电路通过调整DLL内部的缓冲器(DLL延迟线)的延迟来进行操作，直到DLL输入处实现相位对准。
[0003]在包括例如存储器等DLL电路的电子装置中，必须测量的关键参数是DLL电路周围的延迟。此延迟通常被设计成对从存储器芯片边沿到存储器阵列的信号路径中的元件的延迟进行匹配。使用DLL电路，基本上可移除这些延迟且可在系统中的期望点之间提供相位对准。准确地确定DLL的延迟以调节存储器的操作是重要的。

技术实现思路

[0004]本公开介绍一种延迟锁定环(DLL)电路及可准确测量DLL电路周围的延迟的方法。
[0005]在一些实施例中，所述DLL电路包括延迟线、图案注入电路、图案检测电路及计数器。所述延迟线被配置成将参考时钟信号的相位与反馈时钟信号的相位对准。所述图案注入电路耦合到所述延迟线且被配置成将预定图案注入到所述参考时钟信号以产生注入参考时钟信号。所述图案注入电路可将所述注入参考时钟信号置位(assert)到所述延迟线。所述图案检测电路耦合到所述延迟线且被配置成检测所述反馈时钟信号中的所述预定图案。所述计数器耦合到所述图案检测电路且被配置成根据所述注入参考时钟信号被置位到所述延迟线时的第一定时以及在所述反馈时钟信号中检测到所述预定图案时的第二定时来确定所述延迟锁定环电路的延迟。
[0006]在一些实施例中，所述测量DLL电路的延迟的方法包括以下步骤：将参考时钟信号置位到所述延迟锁定环电路的延迟线，其中所述延迟线被配置成将所述参考时钟信号的相位与反馈时钟信号的相位对准；将预定图案注入到所述参考时钟信号，以产生注入参考时钟信号；将所述注入参考时钟信号置位到所述延迟线；检测所述反馈时钟信号中的所述预定图案；以及根据所述注入参考时钟信号被置位到所述延迟线时的第一定时以及在所述反馈时钟信号中检测到所述预定图案时的第二定时来确定所述延迟锁定环电路的所述延迟。
[0007]根据本公开的实施例，可在延迟线被校准且DLL电路处于锁定状态之后执行DLL延迟的测量。这样一来，所测量的DLL反映在DLL电路的正常工作期间看到的延迟且实现具有高准确度的DLL延迟的测量。另外，由于DLL延迟的测量是基于向参考时钟信号注入预定图案及在反馈时钟信号中检测到预定图案来执行，因此测量可在不扰乱系统环境的情况下在任何时间执行。
附图说明
[0008]图1示出根据一些实施例的延迟锁定环(DLL)电路的示意图；
[0009]图2A及图2B示出根据一些实施例的DLL电路中的信号的定时图；
[0010]图3A及图3B示出根据一些实施例的DLL电路的图案注入电路的示意图；
[0011]图4A到图4E示出根据一些实施例的图案检测电路的示意图以及图案检测电路中的信号的定时图；
[0012]图5示出根据一些实施例的DLL电路的计数器的示意图；
[0013]图6示出根据一些替代实施例的DLL电路的示意图；
[0014]图7示出根据一些实施例的测量DLL电路的延迟的方法的流程图。
具体实施方式
[0015]现将详细参照本专利技术的优选实施例，在附图中示出所述优选实施例的实例。只要可能便在附图及说明书中使用相同的参考编号指代相同或相似的部件。
[0016]图1示出根据本公开一些实施例的DLL电路100的示意图。DLL电路100可包括图案注入电路110、延迟线120、图案检测电路130、计数器140及反馈路径150。图案注入电路110接收参考时钟信号REF及复位信号RST且被配置成在复位信号RST被置位时将预定图案(也被称为气泡)注入到参考时钟信号REF，以产生注入参考时钟信号REF_P。换句话说，复位信号RST被用于触发图案注入电路110将预定图案注入到参考时钟信号REF。在一些实施例中，图案注入电路110可通过调整参考时钟信号REF的至少一个时钟脉冲来将预定图案注入到参考时钟信号REF。在实例中，预定图案可包括参考时钟信号REF中的至少一个时钟脉冲的添加，其中所述至少一个时钟脉冲的添加是指将参考时钟信号REF保持处于第一逻辑状态(即，高逻辑状态)达参考时钟信号REF的至少一个时钟循环。在另一实例中，预定图案可包括参考时钟信号REF中的至少一个时钟脉冲的缺失，其中所述至少一个时钟脉冲的缺失是指将参考时钟信号REF保持处于第二逻辑状态(即，低逻辑状态)达参考时钟信号REF的至少一个时钟循环。当预定图案包括参考时钟信号REF的多个时钟循环中的多个时钟脉冲的缺失时，时钟循环可为参考时钟信号REF中的连序时钟循环或非连序时钟循环。这些更复杂的图案可用于各种目的，例如消除噪声的影响、失真信号或其他破坏性影响。应理解，本公开并不旨在对预定图案的定义进行限制。可注入到参考时钟信号且可从反馈时钟信号检测到的任何图案均落于本公开的范围内。
[0017]在一些实施例中，当复位信号RST被置位到图案注入电路110时(即，当复位信号RST处于第一逻辑状态时)，图案注入电路110将预定图案注入到参考时钟信号REF以产生注入参考时钟信号REF_P并将注入参考时钟信号REF_P输出到延迟线120。当复位信号RST未被置位到图案注入电路110时(即，当复位信号RST处于第二逻辑状态时)，图案注入电路110不将预定图案注入到参考时钟信号REF且将参考时钟信号REF输出到延迟线120。
[0018]延迟线120耦合到图案注入电路110，以从图案注入电路110接收输入信号(即，参考时钟信号REF或注入参考时钟信号REF_P)。延迟线120可包括至少一个延迟元件电路系统(未示出)，所述延迟元件电路系统被配置成对通过延迟线120传播的输入信号进行延迟，以产生输出信号OUT。在一些实施例中，延迟线120的延迟元件电路系统可被控制成将输入信号的相位与从输出信号OUT传递的反馈时钟信号FB的相位对准。反馈路径150耦合到延迟线
120且被配置成基于延迟线120的输出信号OUT产生反馈时钟信号FB。应注意，本公开并不旨在对反馈路径150的电路结构进行限制，因此具有反馈信号的功能的任何电路均落于反馈路径150的范围内。在一些实施例中，DLL电路100可包括如下的电路(未示出)：所述电路用于对反馈时钟信号FB的相位与输入信号的相位进行比较以产生相位误差信号且用于根据相位误差信号控制延迟线120将输入信号的相位与反馈时钟信号FB的相位对准。当输入信号的相位与反馈时钟信号FB的相位对准时，DLL电路100处于锁定状态。应理解，DLL电路100的组件可根据设计需要而有所变化；且D本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种测量延迟锁定环电路的延迟的方法，包括：将参考时钟信号置位到所述延迟锁定环电路的延迟线，其中所述延迟线被配置成将所述参考时钟信号的相位与反馈时钟信号的相位对准；将预定图案注入到所述参考时钟信号，以产生注入参考时钟信号；将所述注入参考时钟信号置位到所述延迟线；检测所述反馈时钟信号中的所述预定图案；以及根据所述注入参考时钟信号被置位到所述延迟线时的第一定时以及在所述反馈时钟信号中检测到所述预定图案时的第二定时来确定所述延迟锁定环电路的所述延迟。2.根据权利要求1所述的方法，其中将所述预定图案注入到所述参考时钟信号以产生所述注入参考时钟信号包括：执行逻辑操作以将所述预定图案注入到所述参考时钟信号，从而在复位信号被置位时产生所述注入参考时钟信号。3.根据权利要求2所述的方法，其中所述预定图案包括被保持处于第一逻辑状态达所述参考时钟信号的至少一个时钟循环的脉冲。4.根据权利要求2所述的方法，其中所述预定图案包括被保持处于第二逻辑状态达所述参考时钟信号的至少一个时钟循环的脉冲。5.根据权利要求2所述的方法，其中在所述参考时钟信号的所述相位与所述反馈时钟信号的所述相位对准之后，将所述注入参考时钟信号置位到所述延迟线。6.根据权利要求2所述的方法，还包括：对所述参考时钟信号进行延迟以产生经延迟参考时钟信号；以及对所述复位信号进行延迟以产生经延迟复位信号，其中根据所述经延迟参考时钟信号及所述反馈时钟信号检测所述反馈时钟信号中的所述预定图案，且根据所述经延迟参考时钟信号及所述经延迟复位信号确定所述延迟锁定环电路的所述延迟。7.根据权利要求1所述的方法，其中检测所述反馈时钟信号中的所述预定图案包括：检测所述参考时钟信号的脉冲边沿及所述反馈时钟信号的脉冲边沿；确定所述参考时钟信号的所述脉冲边沿与所述反馈时钟信号的所述脉冲边沿的未对准；以及响应于检测到所述参考时钟信号的所述脉冲边沿与所述反馈时钟信号的所述脉冲边沿的所述未对准而输出检测信号。8.根据权利要求1所述的方法，其中基于从所述注入参考时钟信号被供应到所述延迟线时的所述第一定时到在所述反馈时钟信号中检测到所述预定图案时的所述第二定时的时间周期来确定所述延迟锁定环电路的所述延迟包括：从所述第一定时到所述第二定时对所述参考时钟信号的时钟循环数目进行计数，以获得计数值；以及
输出所述计数值作为所述延迟锁定环电路的所述延迟。9.根据权利要求8所述的方法，其中从所述第一定时到所述第二定时对所述参考时钟信号的所述时钟循环数目进行计数包括：在所述注入参考时钟信号被置位到所述延迟线时的所述第一定时处，由所述延迟锁定环电路的计数器开始计数；以及在所述反馈时钟信号中检测到所述预定图案时的所述第二定时处，由所述延迟锁定环电路的所述计数器停止计数。10.一种延迟锁定环电路，包括：延迟线，接收参考时钟信号且产生反馈时钟信号，其中所述延迟线被配置成将所述参考时钟信号的相位与所述反馈时钟信号的相位对准；图案注入电路，耦合到所述延迟线，将预定图案注入到所述参考时钟...

【专利技术属性】
技术研发人员：约翰，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：